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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 73/271頁 |
| 文件大小： | 3240K |
| 代理商： | SN2005118412ZHK |
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OHCI Controller Programming Model
148
September 2005
SCPS110
7.23 PCI Miscellaneous Configuration Register
The PCI miscellaneous configuration register provides miscellaneous PCI-related configuration. See
Table 720 for a complete description of the register contents.
Function 1 register offset: F0h
Register type:
Read/Write, Read-only
Default value:
0000 0800h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
Table 720. PCI Miscellaneous Configuration Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
3116
RSVD
R
Reserved. Bits 3116 return 0000h when read.
15
PME_D3COLD
RW
PME support from D3cold. This bit programs bit 15 (PME_D3COLD) in the power management
capabilities register at offset 46h in the PCI configuration space (see Section 7.19).
1412
POWER_CLASS
RW
Power Class. This field sets the power class for the controller. These three bits are routed to signals
in the controller design that are then connected to the power class terminals on the 1394 OHCI core.
Bit 14 corresponds to PC2, bit 13 corresponds to PC1, and bit 12 corresponds to PC0.
11
PCI2_3_EN
R
PCI 2.3 enable. The 1394 OHCI function always conforms to the PCI 2.3 specification. Therefore,
this bit is tied to 1b.
10
ignore_
mstrIntEna_
for_pme
RW
Ignore IntMask.msterIntEnable bit for PME generation. When set, this bit causes the PME generation
behavior to be changed as described in Section 3.8. When set, this bit also causes bit 26 of the OHCI
vendor ID register at OHCI offset 40h (see Section 8.15) to read 1b; otherwise, bit 26 reads 0b.
0 = PME behavior generated from unmasked interrupt bits and IntMask.masterIntEnable bit
(default)
1 = PME generation does not depend on the value of IntMask.masterIntEnable
98
MR_ENHANCE
RW
This field selects the read command behavior of the PCI master for read transactions of greater than
two data phases. For read transactions of one or two data phases, a memory read command is used.
The default of this field is 00b. This register is loaded by the serial EEPROM word 12, bits 10.
00 = Memory read line (default)
01 = Memory read
10 = Memory read multiple
11 = Reserved, behavior reverts to default
7
PCI_PM_
VERSION_CTRL
RW
PCI power-management version control. This bit controls the value reported in bits 20
(PM_VERSION) of the power management capabilities register (offset 46h, see Section 7.19) of the
1394 OHCI function.
0 = PM_VERSION reports 010b for PCI Bus Power Management Interface Specification
(Revision 1.1) compatability.
1 = PM_VERSION reports 011b for PCI Bus Power Management Interface Specification
(Revision 1.2) compatability.
6
RSVD
R
Reserved. Bit 6 returns 0b when read.
5
RSVD
R
Reserved. Bit 5 returns 0b when read.
4
DIS_TGT_ABT
RW
Bit 4 defaults to 0b, which provides OHCI-Lynx
compatible target abort signaling. When this bit is
set to 1b, it enables the no-target-abort mode, in which the controller returns indeterminate data
instead of signaling target abort.
The LLC is divided into the PCLK and SCLK domains. If software tries to access registers in the link
that are not active because the SCLK is disabled, then a target abort is issued by the link. On some
systems, this can cause a problem resulting in a fatal system error. Enabling this bit allows the link
to respond to these types of requests by returning FFh.
It is recommended that this bit be cleared to 0b.
3
GP2IIC
RW
When bit 3 is set to 1b, the GPIO3 and GPIO2 signals are internally routed to the SCL and SDA,
respectively. The GPIO3 and GPIO2 terminals are also placed in the high-impedance state.
This bit is cleared only by the assertion of GRST.
相關(guān)PDF資料 |
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參數(shù)描述 |
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| SN200513N | 制造商:Texas Instruments 功能描述: |
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