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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 247/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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Principles of Operation
61
September 2005
SCPS110
As an example, suppose the six IRQs used by legacy PC Card applications are IRQ3, IRQ4, IRQ5, IRQ9,
IRQ10, and IRQ15. The multifunction routing status register must be programmed to a value of 0A9F 5432h.
This value routes the MFUNC0 terminal to INTA signaling and routes the remaining terminals as illustrated
in Figure 312. Not shown is that INTA must also be routed to the programmable interrupt controller (PIC),
or to some circuitry that provides parallel PCI interrupts to the host.
PIC
MFUNC1
MFUNC2
MFUNC3
MFUNC4
MFUNC5
MFUNC6
IRQ3
IRQ4
IRQ5
IRQ15
IRQ9
IRQ10
PCIxx12
Figure 312. IRQ Implementation
Power-on software is responsible for programming the multifunction routing status register to reflect the IRQ
configuration of a system implementing the controller. The multifunction routing status register is a global
register that is shared between the four PCIxx12 functions. See Section 4.35, Multifunction Routing Status
Register, for details on configuring the multifunction terminals.
The parallel ISA-type IRQ signaling from the MFUNC6MFUNC0 terminals is compatible with the input signal
requirements of the 8259 PIC. The parallel IRQ option is provided for system designs that require legacy ISA
IRQs. Design constraints may demand more MFUNC6MFUNC0 IRQ terminals than the controller makes
available.
3.7.4 Using Parallel PCI Interrupts
Parallel PCI interrupts are available when exclusively in parallel PCI interrupt/parallel ISA IRQ signaling mode,
and when only IRQs are serialized with the IRQSER protocol. The INTA, INTB, INTC, and INTD can be routed
to MFUNC terminals (MFUNC0, MFUNC1, MFUNC2, and MFUNC4). If bit 29 (INTRTIE) is set in the system
control register (PCI offset 80h, see Section 4.29), then INTA and INTB are tied internally. When the TIEALL
bit is set, all functions return a value of 01h on reads from the interrupt pin register for both parallel and serial
PCI interrupts.
The INTRTIE and TIEALL bits affect the read-only value provided through accesses to the interrupt pin register
(PCI offset 3Dh, see Section 4.24). Table 312 summarizes the interrupt signaling modes.
Table 312. Interrupt Pin Register Cross Reference
INTRTIE
Bit
TIEALL
Bit
INTPIN
Function 0
(CardBus)
INTPIN
Function 1
(1394 OHCI)
INTPIN
Function 2
(Flash Media)
INTPIN
Function 3
(SD Host)
INTPIN
Function 4
(Smart Card)
0
0x01 (INTA)
0x02 (INTB)
Determined by bits 65
(INT_SEL field) in flash
media general control
Determined by bits 65
(INT_SEL field) in SD host
Determined by bits 65
(INT_SEL field) in Smart
Card general control
1
0
0x01 (INTA)
media general control
register (see
Section 11.21)
(INT_SEL field) in SD host
general control register
(see Section 12.22)
Card general control
register (see
Section 13.22)
X
1
0x01 (INTA)
3.7.5 Using Serialized IRQSER Interrupts
The serialized interrupt protocol implemented in the PCIxx12 controller uses a single terminal to communicate
all interrupt status information to the host controller. The protocol defines a serial packet consisting of a start
cycle, multiple interrupt indication cycles, and a stop cycle. All data in the packet is synchronous with the PCI
clock. The packet data describes 16 parallel ISA IRQ signals and the optional 4 PCI interrupts INTA, INTB,
INTC, and INTD. For details on the IRQSER protocol, refer to the document Serialized IRQ Support for PCI
Systems.
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