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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 50/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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CardBus Socket Registers (Function 0)
127
September 2005
SCPS110
6.1
Socket Event Register
This register indicates a change in socket status has occurred. These bits do not indicate what the change
is, only that one has occurred. Software must read the socket present state register for current status. Each
bit in this register can be cleared by writing 1b to that bit. The bits in this register can be set to 1b by software
through writing 1b to the corresponding bit in the socket force event register. All bits in this register are cleared
by PCI reset. They can be immediately set again, if, when coming out of PC Card reset, the bridge finds the
status unchanged (i.e., CSTSCHG reasserted or card detect is still true). Software needs to clear this register
before enabling interrupts. If it is not cleared and interrupts are enabled, then an unmasked interrupt is
generated based on any bit that is set. See Table 62 for a complete description of the register contents.
CardBus register offset:
CardBus Socket Address + 00h
Register type:
Read-only, Read/Write to Clear
Default value:
0000 0000h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
Table 62. Socket Event Register Description
BIT
SIGNAL
TYPE
FUNCTION
314
RSVD
R
These bits return 000 0000h when read.
3
PWREVENT
RWC
Power cycle. This bit is set when the controller detects that the PWRCYCLE bit in the socket present state
register (offset 08h, see Section 6.3) has changed. This bit is cleared by writing 1b.
2
CD2EVENT
RWC
CCD2. This bit is set when the controller detects that the CDETECT2 field in the socket present state
register (offset 08h, see Section 6.3) has changed. This bit is cleared by writing 1b.
1
CD1EVENT
RWC
CCD1. This bit is set when the controller detects that the CDETECT1 field in the socket present state
register (offset 08h, see Section 6.3) has changed. This bit is cleared by writing 1b.
0
CSTSEVENT
RWC
CSTSCHG. This bit is set when the CARDSTS field in the socket present state register (offset 08h, see
Section 6.3) has changed state. For CardBus cards, this bit is set on the rising edge of the CSTSCHG
signal. For 16-bit PC Cards, this bit is set on both transitions of the CSTSCHG signal. This bit is reset by
writing 1b.
This bit is cleared only by the assertion of GRST when PME is enabled. If PME is not enabled, then this bit is cleared by the assertion of PRST
or GRST.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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參數(shù)描述 |
|---|---|
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| SN200513N | 制造商:Texas Instruments 功能描述: |
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