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參數(shù)資料
| 型號(hào)： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁(yè)數(shù)： | 165/271頁(yè) |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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Smart Card Controller Programming Model
231
September 2005
SCPS110
13.4 Status Register
The status register provides device information to the host system. All bit functions adhere to the definitions
in the PCI Local Bus Specification, as seen in the following bit descriptions. Bits in this register may be read
normally. A bit in the status register is reset when 1b is written to that bit location; a 0b written to a bit location
has no effect. See Table 133 for a complete description of the register contents.
Function 4 register offset: 06h
Register type:
Read/Clear/Update, Read-only
Default value:
0210h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
0
Table 133. Status Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
15
PAR_ERR
RCU
Detected parity error. Bit 15 is set to 1b when either an address parity or data parity error is detected.
14
SYS_ERR
RCU
Signaled system error. Bit 14 is set to 1b when SERR is enabled and the Smart Card controller has
signaled a system error to the host.
13
MABORT
R
This function does not support bus mastering. This bit is hardwired to 0b.
12
TABT_REC
R
This function does not support bus mastering and never receives a target abort. This bit is hardwired
to 0b.
11
TABT_SIG
RCU
Signaled target abort. Bit 11 is set to 1b by the Smart Card controller when it terminates a transaction
on the PCI bus with a target abort.
109
PCI_SPEED
R
DEVSEL timing. Bits 10 and 9 encode the timing of DEVSEL and are hardwired to 01b, indicating that
the Smart Card controller asserts this signal at a medium speed on nonconfiguration cycle accesses.
8
DATAPAR
R
This function does not support bus mastering. This bit is hardwired to 0b.
7
FBB_CAP
R
Fast back-to-back capable. The Smart Card controller cannot accept fast back-to-back transactions;
therefore, bit 7 is hardwired to 0b.
6
RSVD
R
Reserved. Bit 6 returns 0b when read.
5
66MHZ
R
66-MHz capable. The Smart Card controller operates at a maximum PCLK frequency of 33 MHz;
therefore, bit 5 is hardwired to 0b.
4
CAPLIST
R
Capabilities list. Bit 4 returns 1b when read, indicating that the Smart Card controller supports additional
PCI capabilities. The linked list of PCI power-management capabilities is implemented in this function.
3
INT_STAT
RU
Interrupt status. This bit reflects the interrupt status of the function. Only when bit 10 (INT_DISABLE)
in the command register (see Section 11.3) is 0b and this bit is 1b, is the function’s INTx signal asserted.
Setting the INT_DISABLE bit to 1b has no effect on the state of this bit. This bit is set only when a valid
interrupt condition exists. This bit is not set when an interrupt condition exists and signaling of that event
is not enabled.
20
RSVD
R
Reserved. Bits 20 return 000b when read.
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PDF描述 |
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參數(shù)描述 |
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