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參數(shù)資料
| 型號(hào)： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 72/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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OHCI Controller Programming Model
147
September 2005
SCPS110
7.22 PCI PHY Control Register
The PCI PHY control register provides a method for enabling the PHY CNA output. See Table 719 for a
complete description of the register contents.
Function 1 register offset: ECh
Register type:
Read/Write, Read-only
Default value:
0000 0008h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
Table 719. PCI PHY Control Register Description
BIT
FIELD NAME
TYPE
DESCRIPTION
318
RSVD
R
Reserved. Bits 318 return 00 0000h when read.
7
CNAOUT
RW
When bit 7 is set to 1b, the PHY CNA output is routed to terminal P18. When implementing a serial
EEPROM, this bit is loaded via the serial EEPROM as defined by Table 39 and must be 1b for normal
operation.
65
RSVD
R
Reserved. Bits 65 return 00b when read. These bits must be 00b for normal operation.
4
PHYRST
RW
PHY reset. This bit controls the RST input to the PHY. When bit 4 is set, the PHY reset is asserted.
The default value is 0b. This bit must be 0b for normal operation.
3
RSVD
RW
Reserved. Bit 3 defaults to 1b to indicate compliance with IEEE Std 1394a-2000. This bit is loaded
via the serial EEPROM as defined by Table 39 and must be 1b for normal operation.
2
PD
RW
This bit controls the power-down input to the PHY. When bit 2 is set, the PHY is in the power-down
mode and enters the ULP mode if the LPS is disabled. If PD is asserted, then a reset to the physical
layer must be initiated via bit 4 (PHYRST) after PD is cleared. The default value is 0b. This bit must
be 0b for normal operation.
10
RSVD
RW
Reserved. Bits 10 return 00b when read. These bits are affected when implementing a serial
EEPROM; thus, bits 10 are loaded via the serial EEPROM as defined by Table 39 and must be 00b
for normal operation.
These bits are cleared only by the assertion of GRST.
相關(guān)PDF資料 |
PDF描述 |
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