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參數(shù)資料
| 型號(hào)： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 10/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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PC Card Controller Programming Model
91
September 2005
SCPS110
Table 48. System Control Register Description (Continued)
BIT
SIGNAL
TYPE
FUNCTION
1 §
KEEPCLK
RW
Keep clock. When this bit is set, the controller follows the CLKRUN protocol to maintain the system
PCLK and the CCLK (CardBus clock). This bit is global to the PCIxx12 functions.
0 = Allow system PCLK and CCLK clocks to stop (default)
1 = Never allow system PCLK or CCLK clock to stop
Note that the functionality of this bit has changed relative to that of the PCI12XX family of TI CardBus
controllers. In these CardBus controllers, setting this bit only maintains the PCI clock, not the CCLK.
In the PCIxx12 controller, setting this bit maintains both the PCI clock and the CCLK.
0 §
RIMUX
RW
PME/RI_OUT select bit. When this bit is 1b, the PME signal is routed to the PME/RI_OUT terminal
(R03). When this bit is 0b and bit 7 (RIENB) of the card control register is 1b, the RI_OUT signal is
routed to the PME/RI_OUT terminal. If this bit is 0b and bit 7 (RIENB) of the card control register is 0b,
then the output is placed in a high-impedance state. This terminal is encoded as:
0 = RI_OUT signal is routed to the PME/RI_OUT terminal if bit 7 of the card control register is 1b
(default)
1 = PME signal is routed to the PME/RI_OUT terminal of the controller
NOTE: If this bit (bit 0) is 0b and bit 7 of the card control register (PCI offset 91h, see Section 4.37) is
0b, then the output on the PME/RI_OUT terminal is placed in a high-impedance state.
This bit is cleared only by the assertion of GRST.
§ These bits are global in nature and must be accessed only through function 0.
4.30 General Control Register
The general control register provides top level PCI arbitration control. It also provides the ability to disable the
features of the device and provides control over miscellaneous new functionality. See Table 49 for a complete
description of the register contents.
PCI register offset:
84h
Register type:
Read/Write, Read-only
Default value:
0003 0019h
BIT NUMBER
31
30
29
28
27
26
25
24
23
22
21
20
19
18
17
16
RESET STATE
0
1
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
Table 49. General Control Register Description
BIT
SIGNAL
TYPE
FUNCTION
31
FM_PWR_CTRL
_POL
RW
Flash media power control pin polarity. This bit controls the polarity of the MC_PWR_CTRL_0 and
MC_PWR_CTRL_1 terminals.
0 = MC_PWR_CTRL_x terminals are active low (default)
1 = MC_PWR_CTRL_x terminals are active high
30
SC_IF_SEL
RWU
Smart Card interface select. This bit controls the selection of the dedicated Smart Card interface
used by the controller.
0 = EMV interface selected (default)
1 = PCI7x10-style interface selected
Note: The PCI7x10-style interface is only allowed when bits 2524 (FM_IF_SEL field) are 01b. If
bits 2524 contain any other value, then this bit is 0b. Care must be taken in the design to ensure
that this bit can be set to 1b at the same time that bits 2524 are set to 01b.
Note: If bit 9 (SC_SOCKET_SEL) is set to 1b, then this bit has no effect on the design.
29
SIM_MODE
RW
When this bit is set, it reduces the query time for UltraMedia card types.
0 = Query time is unaffected (default)
1 = Query time is reduced for simulation purposes
28
IO_LIMIT_SEL
RW
When this bit is set, bit 0 in the I/O limit registers (PCI offsets 30h and 38h) is set.
0 = Bit 0 in the I/O limit registers is 0b (default)
1 = Bit 0 in the I/O limit registers is 1b
These bits are cleared only by the assertion of GRST.
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參數(shù)描述 |
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