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參數(shù)資料
| 型號： | SN2005118412ZHK |
| 廠商： | TEXAS INSTRUMENTS INC |
| 元件分類： | 總線控制器 |
| 英文描述： | PCMCIA BUS CONTROLLER, PBGA216 |
| 封裝： | GREEN, PLASTIC, MICRO BGA-216 |
| 文件頁數(shù)： | 267/271頁 |
| 文件大?。?/td> | 3240K |
| 代理商： | SN2005118412ZHK |
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PC Card Controller Programming Model
79
September 2005
SCPS110
4.5
Status Register
The status register provides device information to the host system. Bits in this register can be read normally.
A bit in the status register is reset when a 1b is written to that bit location; a 0b written to a bit location has no
effect. All bit functions adhere to the definitions in the PCI Bus Specification, as seen in the bit descriptions.
PCI bus status is shown through each function. See Table 44 for a complete description of the register
contents.
PCI register offset:
06h (Function 0)
Register type:
Read-only, Read/Write
Default value:
0210h
BIT NUMBER
15
14
13
12
11
10
9
8
7
6
5
4
3
2
1
0
RESET STATE
0
1
0
1
0
Table 44. Status Register Description
BIT
SIGNAL
TYPE
FUNCTION
15
PAR_ERR
RW
Detected parity error. This bit is set when a parity error is detected, either an address or data parity error.
Write a 1b to clear this bit.
14
SYS_ERR
RW
Signaled system error. This bit is set when SERR is enabled and the controller signaled a system error to
the host. Write a 1b to clear this bit.
13
MABORT
RW
Received master abort. This bit is set when a cycle initiated by the controller on the PCI bus has been
terminated by a master abort. Write a 1b to clear this bit.
12
TABT_REC
RW
Received target abort. This bit is set when a cycle initiated by the controller on the PCI bus was terminated
by a target abort. Write a 1b to clear this bit.
11
TABT_SIG
RW
Signaled target abort. This bit is set by the controller when it terminates a transaction on the PCI bus with
a target abort. Write a 1b to clear this bit.
109
PCI_SPEED
R
DEVSEL timing. These bits encode the timing of DEVSEL and are hardwired to 01b indicating that the
controller asserts this signal at a medium speed on nonconfiguration cycle accesses.
8
DATAPAR
RW
Data parity error detected. Write a 1b to clear this bit.
0 = The conditions for setting this bit have not been met
1 = A data parity error occurred and the following conditions were met:
a. PERR was asserted by any PCI device including the controller
b. The controller was the bus master during the data parity error
c. Bit 6 (PERR_EN) in the command register (offset 04h, see Section 4.4) is set
7
FBB_CAP
R
Fast back-to-back capable. The controller cannot accept fast back-to-back transactions; thus, this bit is
hardwired to 0b.
6
UDF
R
UDF supported. The controller does not support user-definable features; therefore, this bit is hardwired to
0b.
5
66MHZ
R
66-MHz capable. The controller operates at a maximum PCLK frequency of 33 MHz; therefore, this bit is
hardwired to 0b.
4
CAPLIST
R
Capabilities list. This bit returns 1b when read. This bit indicates that capabilities in addition to standard PCI
capabilities are implemented. The linked list of PCI power-management capabilities is implemented in this
function.
3
INT_STATUS
RU
Interrupt status. This bit reflects the interrupt status of the function. Only when bit 10 (INT_DISABLE) in the
command register (PCI offset 04h, see Section 4.4) is a 0b and this bit is a 1b, is the function’s INTx signal
asserted. Setting the INT_DISABLE bit to a 1b has no effect on the state of this bit.
20
RSVD
R
Reserved. These bits return 000b when read.
This bit is cleared only by the assertion of GRST.
相關PDF資料 |
PDF描述 |
|---|---|
| SNA7412ZHK | PCMCIA BUS CONTROLLER, PBGA216 |
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參數(shù)描述 |
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| SN200515N | 制造商:Texas Instruments 功能描述: |
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