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參數(shù)資料
| 型號： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 565/579頁 |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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8. Clock Generation Circuits
Page 61 of 551
Figure 8.3
CM1 Register
b7
0
1
0
b6 b5 b4
b1
b2
b3
System Clock Control Register 1(1)
Symbol
CM1
Address
0007h
Bit Symbol
Bit Name
RW
CM10
After Reset
0010 0000b
NOTES:
1. Set the CM1 register after the PRC0 bit in the PRCR register is set to 1 (write enable).
2. When the CM10 bit is set to 1, XOUT becomes "H" and the built-in feedback resistor is disconnected. XIN, XCIN, and XCOUT
are placed in high-impedance states.
3. When the CM10 bit is set to 1, bits MCD4 to MCD0 in the MCD register become 01000b (divide-by-8 mode).
When the CM20 bit in the CM2 register is set to 1 (oscillation stop detect function enabled) or the CM21 bit in the CM2 register is
set to 1 (on-chip oscillator selected), do not set the CM10 bit to 1.
4. The CM17 bit is enabled only when the CM21 bit is set to 0 (clock selected by the CM17 bit). Set the CM17 bit to 1, after a PLL
clock oscillation stabilizes.
5. If the PM21 bit in the PM2 register is set to 1 (disables a clock change), writes to bits CM10 and CM17 have no effect.
If the PM22 bit in the PM2 register is set to 1 (on-chip oscillator clock as watchdog timer count source), a write to the CM10 bit
has no effect.
6. When the PM37 bit in the PM3 register is set to 1 (double-speed mode), the MCU does not enter stop mode even if the CM10 bit
is set to 1. Since the CM10 bit is still 1, the MCU enters stop mode when the PM37 bit is set to 0 (single-speed mode).
7. Do not set the CM17 bit to 0, while the MCU is in double-speed mode (the CM17 bit is set to 1 and the PM37 bit is set to 1).
To set the CM17 bit to 1, refer to Procedure to Use PLL Clock as CPU Clock Source (Single-Speed Mode and Double-
Speed Mode).
b0
Function
All clock stop control bit(2, 3, 5, 6)
(b4-b1)
(b5)
Reserved bits
0: Clock oscillates
1: All clocks stop (stop mode)
(b6)
Set to 0
CM17
CPU clock select bit 1(4, 5, 7)
Set to 1
0: Main clock
1: PLL clock
RW
Set to 0
Reserved bit
RW
相關(guān)PDF資料 |
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