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參數(shù)資料
| 型號(hào)： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 508/579頁 |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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27. Usage Notes
Rev.1.00
Page 531 of 551
The INTiR bit (i = 6 to 8) in the IIOjIR register (j = 9 to 11) may become 1 (interrupt requested) when the
polarity settings of pins INT6 to INT8 are changed. Set the INTiR bit to 0 (interrupt not requested) after the
polarity setting is changed.
Figure 27.4 shows an example of the switching procedure for an INTi interrupt source. (i = 6 to 8)
Figure 27.4
Switching Procedure for INTi (i = 6 to 8) Interrupt Source
27.7.4
Watchdog Timer Interrupt
The watchdog timer is initialized when writing to the WDTS register or when a watchdog timer interrupt
request is generated. Prescaler is initialized after a reset has performed. The watchdog timer and prescaler stop
out of reset. Their count starts by writing to the WDTS register.
Write to the WDTS register in shorter cycle than watchdog timer cycle.
27.7.5
Changing Interrupt Control Register
To change the interrupt control register while an interrupt request is disabled, use the following instructions.
Changing IR bit:
The IR bit may not be changed to 0 (interrupt not requested) depending on which instruction is used. If this
causes a problem, use MOV instruction to change the register. (Technical update: TN-M16C-85-0204)
Changing any bits other than IR bit:
If an interrupt request is generated while writing to the corresponding interrupt control register with instructions
such as MOV, the IR bit may not become 1 (interrupt requested) and the interrupt is not acknowledged. If this
causes a problem, use the following instructions to write to the register:
AND, OR, BCLR, BSET
27.7.6
Changing IIOiIR Register (i = 0 to 11)
Use the following instructions to set bits 7 to 1 in the IIOiIR register to 0 (interrupt not requested): AND, BCLR
If writing a 0 to the request bit using AND or BCLR instruction in the timing that an interrupt request is
generated, the request bit may not be set to 0. In this case, wait for one fBTi clock cycle to execute the
instruction again.
Request bits are not cleared to 0 automatically even if an interrupt request is acknowledged. Set each bit to 0 by
program. If any of these bits remains set to 1, the IR bit in the IIOiIC register is not set to 1 when another
interrupt request is generated.
Start
Set the IFSRk bit in the IFSRA register
Set the INTiE bit in the IIOjIE register to 0
Interrupt disabled
Select polarity for an interrupt
End
Set the INTiR bit in the IIOjIR register to 0
Clear the IR bit
Set the INTiE bit in the IIOjIE register to 1
Interrupt enabled
j = 9, k = 10 when i = 6
j = 10, k = 11 when i = 7
j = 11, k = 12 when i = 8
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