參數(shù)資料
型號： M30956FKTGP
元件分類： 微控制器/微處理器
英文描述： FLASH, 64 MHz, MICROCONTROLLER, PQFP100
封裝： 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100
文件頁數(shù)： 406/579頁
文件大小： 12750K
代理商： M30956FKTGP
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23.3.2
CAN2j Interrupt
The followings are CAN2j interrupt request sources.
CAN2 message slot k (k = 0 to 31) transmit operation completed
CAN2 message slot k receive operation completed
CAN2 bus error detected
CAN2 error-passive state entered
CAN2 bus-off state entered
When the INTSEL bit in the C2CTLR1 register is set to 0, the result of logical sum of interrupt requests from
the above five sources becomes the CAN2j interrupt request.
When the INTSEL bit is set to 1, the interrupt requests from three types of CAN2j interrupt request sources,
which are CAN2 message slot k transmit operation completed, CAN2 message slot k receive operation
completed, and CAN2 error (bus error detected, error-passive state entered, and bus-off state entered), are
individually output.
23.3.2.1
When the INTSEL Bit is Set to 0 (output CAN interrupt request via OR gate)
When the INTSEL bit is set to 0 (output CAN interrupt request via OR gate), all the CAN20, CAN21, and
CAN22 interrupt requests are generated by any of the CAN2j interrupt sources.
Table 23.5 lists interrupt sources and the corresponding interrupt registers (when the INTSEL bit is set to 0).
Figure 23.43 shows a CAN2j interrupt block diagram (when the INTSEL bit is set to 0).
When a CAN2j interrupt request is generated, the interrupt status bit (the corresponding bit in the C2SISTR
register or C2EISTR register) becomes 1 (interrupt requested). And then, if the interrupt mask bit (the
corresponding bit in the C2SIMKR register or C2EIMKR register) is set to 1 (interrupt request enabled), all the
corresponding CAN2jR bits in the IIOnIR register (n = 2, 3, 6) become 1 (interrupt requested).
NOTE:
1. The interrupt status bits in registers C2SISTR and C2EISTR are not cleared to 0 automatically even if an
interrupt is acknowledged. Set each bit to 0 by program.
While any of these status bits whose interrupt is enabled remains 1, the CAN2jR bit does not become 1
(interrupt requested) even if another CAN2j interrupt request is generated.
Table 23.5
Interrupt Sources and Interrupt Registers (When INTSEL Bit is Set to 0)
CAN2j interrupt source
CAN2j Interrupt
Intelligent I/O interrupt
Interrupt status bit
0: interrupt not
requested
1: interrupt requested
Interrupt mask bit
0: interrupt request
disabled
1: interrupt request
enabled
Intelligent I/O interrupt
request
0: interrupt not requested
1: interrupt requested
CAN2 message slot k
receive operation
completed
SISk bit in the
C2SISTR register
SIMk bit in the C2SIMKR
register
CAN2jR bit in registers
IIO2IR, IIO3IR, and
IIO6IR
CAN2 message slot k
transmit operation
completed
CAN2 bus error detected
BEIS bit in the
C2EISTR register
BEIM bit in the C2EIMKR
register
CAN2 error-passive state
entered
EPIS bit in the
C2EISTR register
EPIM bit in the C2EIMKR
register
CAN2 bus-off state
entered
BOIS bit in the
C2EISTR register
BOIM bit in the
C2EIMKR register
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