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參數(shù)資料
| 型號： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 161/579頁 |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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16.1.3
Special Mode 1 (I2C Mode)
In I2C mode, the simplified I2C helps to communicate with external devices.
Table 16.13 lists specifications of I2C mode. Tables 16.14 and 16.15 list register settings, Tables 16.16 and
16.17 list individual function in I2C mode. Figure 16.20 shows a block diagram of I2C mode. Figure 16.21
shows a transfer timing to the UiRB register (i = 0 to 4) and interrupt timing. Tables 16.18 to 16.20 list pin
settings.
Table 16.13
I2C Mode Specifications
NOTES:
1. Bits CNT3 to CNT0 in the TCSPR register select no division (n = 0) or divide-by-2n (n = 1 to 15).
2. If an external clock is selected, ensure that an “H” signal is applied to the SCLi pin.
3. If an overrun error occurs, the content of the UiRB register is undefined. The IR bit in the SiRIC register remains
unchanged as 0 (interrupt not requested).
Item
Specification
Transfer data format
Transfer data length: 8 bits long
Baud rate
In master mode
When the CKDIR bit in the UiMR register (i = 0 to 4) is set to 0 (internal clock):
fj / (2 (m + 1)) [bps]
fj = f1, f8, f2n(1) m: setting value of the UiBRG register, 00h to FFh
In slave mode
When the CKDIR bit is set to 1 (external clock): external clock rate
Transmit start condition
To start transmit operation, the following must be met(2):
Set the TE bit in the UiC1 register to 1 (transmit operation enabled)
The TI bit in the UiC1 register is 0 (data in the UiTB register)
Receive start condition
To start receive operation, the following must be met(2):
Set the RE bit in the UiC1 register to 1 (receive operation enabled)
Set the TE bit in the UiC1 register to 1 (transmit operation enabled)
The TI bit in the UiC1 register is 0 (data in the UiTB register)
Interrupt request generation timing Start condition detect, stop condition detect, no acknowledgment detect,
acknowledgment detect
Error detection
Overrun error(3)
Overrun error occurs when the eighth bit of the next data is received before
reading the UiRB register
Selectable function
Arbitration lost detect timing
Update timing of the ABT bit in the UiRB register (i = 0 to 4) can be selected.
Refer to 16.1.3.3 Arbitration
SDAi digital delay
No digital delay or 2 to 8 cycle delay of the UiBRG count source can be
selected. Refer to 16.1.3.5 SDA Output
Clock phase setting
Clock delay or no clock delay can be selected. Refer to 16.1.3.4 Serial Clock.
相關(guān)PDF資料 |
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