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參數(shù)資料
| 型號： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 26/579頁 |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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10. Interrupts
Page 96 of 551
Figure 10.5
Interrupt Control Register (2)
10.6.2.1
Bits ILVL2 to ILVL0
Bits ILVL2 to ILVL0 determines an interrupt priority level. The higher the interrupt priority level is, the higher
priority the interrupt has.
When an interrupt request is generated, its interrupt priority level is compared to IPL. This interrupt is enabled
only when its interrupt priority level is higher than IPL. When bits ILVL2 to ILVL0 are set to 000b (level 0), its
interrupt is disabled.
10.6.2.2
IR Bit
The IR bit is automatically set to 1 (interrupt requested) when an interrupt request is generated. The IR bit
becomes 0 (interrupt not requested) when an interrupt request is acknowledged and an interrupt sequence is
executed.
The IR bit can be set to 0 by program. Do not set it to 1.
b7 b6 b5 b4
b1
b2
b3
Symbol
INT0IC to INT2IC
INT3IC to INT5IC(1)
Address
009Eh, 007Eh, 009Ch
007Ch, 009Ah, 007Ah
After Reset
XX00 X000b
b0
Function
Bit Symbol
Bit Name
RW
Interrupt Control Register
RW
ILVL0
Interrupt priority level
select bits
ILVL1
ILVL2
b2 b1 b0
0 0 0: Level 0 (interrupt disabled)
0 0 1: Level 1
0 1 0: Level 2
0 1 1: Level 3
1 0 0: Level 4
1 0 1: Level 5
1 1 0: Level 6
1 1 1: Level 7
IR
POL
LVS
Interrupt request bit(2)
Polarity switch bit(3)
Level sensitive/
edge sensitive switch bit(4)
0 : Edge sensitive
1 : Level sensitive
0: Interrupt not requested
1: Interrupt requested
0: Falling edge or "L" can be selected
1: Rising edge or "H" can be selected
(b7-b6)
Nothing is assigned. If necessary, set to 0.
When read, the content is undefined.
NOTES:
1. When a 16-bit data bus is used in memory expansion mode, pins INT3 to INT5 are used as data bus.
Set bits ILVL2 to ILVL0 in registers INT3IC to INT5IC to 000b.
2. The IR bit can be set to 0 only (do not set to 1).
3. Set the POL bit to 0 when a corresponding bit in the IFSR register is set to 1 (both edges).
4. To use level sensitive, set a corresponding bit in the IFSR register to 0 (one edge).
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