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參數(shù)資料
| 型號(hào)： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁(yè)數(shù)： | 307/579頁(yè) |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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22. 16-Slot CAN Module
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22.1.14 CANi Error Interrupt Status Register (CiEISTR Register) (i = 0, 1)
Figure 22.17
C0EISTR and C1EISTR Registers
When using the CAN interrupt, the CiEISTR register determines an error interrupt source.
Bits BOIS, EPIS, and BEIS are not automatically set to 0 (interrupt not requested) even if the interrupt is
acknowledged. Set these bits to 0 by program.
Use the MOV instruction to set each bit in the CiEISTR register to 0. Write a 0 to the bit which is to set to 0, and
write a 1 to the bit which is to remain unchanged.
For example: To set the BOIS bit in CAN0 to 0
mov.b #006h, C0EISTR
Refer to 22.3 CAN Interrupts for details.
22.1.14.1 BOIS Bit
The BOIS bit becomes 1 when the CAN module is placed in a bus-off state.
NOTE:
1. Regardless of whether the BOIM bit in the CiEIMKR register is set to 0 (interrupt request masked) or 1
(interrupt request enabled), the BOIS bit becomes 1 when the CAN module becomes a bus-off state.
22.1.14.2 EPIS Bit
The EPIS bit becomes 1 when the CAN module is placed in an error passive state.
NOTE:
1. Regardless of whether the EPIM bit in the CiEIMKR register is set to 0 (interrupt request masked) or 1
(interrupt request enabled), the EPIS bit becomes 1 when the CAN module becomes an error-passive
state.
22.1.14.3 BEIS Bit
The BEIS bit becomes 1 when a CAN bus error is detected.
NOTE:
1. Regardless of whether the BEIM bit in the CiEIMKR register is set to 0 (interrupt request masked) or 1
(interrupt request enabled), the BEIS bit becomes 1 when the CAN bus error is detected.
Bit Name
b7 b6 b5 b4
b1
b2
b3
Symbol
C0EISTR
C1EISTR
Address
0215h
0295h
After Reset(1)
XXXX X000b
b0
Function
Bit Symbol
RW
(b7-b3)
CANi Error Interrupt Status Register (i = 0, 1)
RW
Nothing is assigned. If necessary, set to 0.
When read, the content is undefined
NOTES:
1. The value is obtained by setting the SLEEP bit in the CiSLPR register to 1 (sleep mode exited) after reset and supplying the
clock to the CAN module.
2. Set each bit to 0 by program. When a 1 is written, the value before writing a 1 remains unchanged.
CAN bus-error interrupt
status bit(2)
0: Interrupt not requested
1: Interrupt requested
Bus-off interrupt
status bit(2)
Error-passive interrupt
status bit(2)
0: Interrupt not requested
1: Interrupt requested
BOIS
EPIS
BEIS
0: Interrupt not requested
1: Interrupt requested
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