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參數(shù)資料
| 型號(hào)： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 140/579頁 |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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16. Serial Interfaces (UART0 to UART4)
Page 199 of 551
Figure 16.7
U0C0 to U4C0 Registers
b7 b6 b5 b4
b1
b2
b3
Symbol
U0C0 to U2C0
U3C0, U4C0
Address
036Ch, 02ECh, 033Ch
032Ch, 02FCh
After Reset
0000 1000b
b0
Function
Bit Symbol
Bit Name
RW
CRS
CLK1
CLK0
NCH
CKPOL
0: Data in the transmit register
(during transmit operation)
1: No data in the transmit register
(transmit operation is completed)
Transmit register empty flag
CLK polarity select bit
UiBRG count source select
bits(4)
CRD
TXEPT
0: CTS function enabled
1: CTS function disabled
0: Transmit data output at the falling edge and
receive data input at the rising edge of the
serial clock
1: Transmit data output at the rising edge and
receive data input at the falling edge of the
serial clock
CTS disable bit
0: TXDi/SDAi and SCLi are CMOS output ports
1: TXDi/SDAi and SCLi are N-channel open
drain output ports
Data output select bit(1)
Bit order select bit(3)
0 : LSB first
1 : MSB first
UFORM
UARTi Transmit/Receive Control Register 0 (i = 0 to 4)
RW
RO
RW
CTS function select bit
Enabled when CRD = 0
0: CTS function selected
1: CTS function not selected
b1 b0
0 0: f1 selected
0 1: f8 selected
1 0: f2n selected(2)
1 1: Do not set to this value
NOTES:
1. P7_0/TXD2, P7_1/SCL2 are N-channel open drain output ports. They cannot be selected as CMOS output ports.
2. Bits CNT3 to CNT0 in the TCSPR register select no division (n = 0) or divide-by-2n (n = 1 to 15). To select f2n, set the
CST bit in the TCSPR register to 1 before setting bits CLK1 and CLK0 to 10b.
3. The UFORM bit is enabled when bits SMD2 to SMD0 in the UiMR register are set to 001b (clock synchronous serial interface
mode) or 101b (UART mode, 8-bit transfer data length). Set the UFORM bit to 1 when bits SMD2 to SMD0 are set to 010b (I2C
mode), or to 0 when bits SMD2 to SMD0 are set to 100b (UART mode, 7-bit transfer data length) or 110b (UART mode, 9-bit
transfer data length).
4. Set the UiBRG register after setting bits CLK1 and CLK0.
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