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參數(shù)資料
| 型號： | M30956FKTGP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | FLASH, 64 MHz, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 14 MM, 0.50 MM PITCH, PLASTIC, LQFP-100 |
| 文件頁數(shù)： | 253/579頁 |
| 文件大?。?/td> | 12750K |
| 代理商： | M30956FKTGP |
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21. Intelligent I/O
Page 301 of 551
Figures 21.2 to 21.7 show registers associated with the intelligent I/O base timer, time measurement function, and
waveform generation function.
Figure 21.2
G0BT and G1BT Registers, G0BCR0 and G1BCR0 Registers
Group i Base Timer Control Register 0 (i = 0,1)
Symbol
G0BCR0, G1BCR0
Address
00E2h, 0122h
Bit Symbol
RW
BCK0
After Reset
00h
NOTE:
1. This setting can be used only when bits UD1 and UD0 in the GiBCR1 register are set to 10b (two-phase signal processing
mode). Do not set bits BCK1 and BCK0 to 10b in other modes.
BCK1
DIV0
DIV1
DIV2
RW
DIV3
RW
DIV4
RW
Symbol
G0BT, G1BT
Address
00E1h - 00E0h, 0121h - 0120h
After Reset
Undefined
Function
RW
Group i Base Timer Register(2) (i = 0, 1)
RW
While the base timer is counting:
When read, the count value is returned. When write, the timer
starts counting from the value written. When the base timer is
reset, registers G0BT and G1BT become 0000h.
While the base timer is in reset:
Registers G0BT and G1BT become 0000h, but the value read is
undefined. No value can be written(1).
NOTES:
1. Each base timer stops when bits BCK1 and BCK0 in the GiBCR0 register are set to 00b (clock stopped). The base timer
operates when bits BCK1 and BCK0 are set to other than 00b. When the BTS bit in the GiBCR1 register is set to 0, the base
timer is reset continuously and the count value remains 0000h. This, in effect, places the base timer in a "no counting" state.
When either the BTS bit in the GiBCR1 register is set to 1, the base timer starts counting.
2. The GiBT register reflects the value of the base timer with the half fBTi clock cycle delay.
Setting Range
0000h to FFFFh
b7 b6 b5 b4
b1
b2
b3
b0
b15
b0
Bit Name
Count source select bits
Count source divide ratio
select bits
Function
b1 b0
0 0: Clock stopped
0 1: Do not set to this value
1 0: Two-phase pulse signal input(1)
1 1: f1
0: In the timing bit 15 changed from 1 to 0
1: In the timing bit 14 changed from 1 to 0
b7
b8
IT
Base timer interrupt
generation timing select bit
If setting value is
n (n = 0 to 31), the count
source is divided by 2(
n + 1).
No division if
n = 31.
b6 b5 b4 b3 b2
(
n = 0) 0 0 0 0 0: Divide-by-2
(
n = 1) 0 0 0 0 1: Divide-by-4
(
n = 2) 0 0 0 1 0: Divide-by-6
:
(
n = 30) 1 1 1 1 0: Divide-by-62
(
n = 31) 1 1 1 1 1: No division
RW
相關(guān)PDF資料 |
PDF描述 |
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