參數(shù)資料
型號(hào)： PI7C7300NA
廠商： PERICOM SEMICONDUCTOR CORP
元件分類： 總線控制器
英文描述： PCI BUS CONTROLLER, PBGA272
封裝： PLASTIC, BGA-272
文件頁(yè)數(shù)： 92/119頁(yè)
文件大?。?/td> 880K
代理商： PI7C7300NA
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PI7C7300
3-PORT PCI-to-PCI BRIDGE
Advanced Information
64
06/04/02 Revision 1.07
14.1.3
Command Register – Offset 04h (continued)
Bit
Function
Type
Description
6
Parity Error
Response
R/W
Controls response to parity errors
0: 7C7300 may ignore any parity errors that it detects and
continue normal operation
1: 7C7300 must take its normal action when a parity error is
detected
Reset to 0
7
Wait Cycle
Control
R/O
Controls the ability to perform address / data stepping
0: disable address/data stepping (affects primary and
secondary)
1: enable address/data stepping (affects primary and
secondary)
Reset to 0
8
P_SERR#
enable
R/W
Controls the enable for the P_SERR# pin
0: disable the P_SERR# driver
1: enable the P_SERR# driver
Reset to 0
9
Fast Back-to-
Back Enable
R/W
Controls 7C7300’s ability to generate fast back-to-back
transactions to different devices on the primary interface.
0: no fast back-to-back transactions
1: enable fast back-to-back transactions
Reset to 0
15:10
Reserved
R/O
Returns 000000 when read
14.1.4
Status Register – Offset 04h
Bit
Function
Type
Description
19:16
Reserved
R/O
Reset to 0
20
Capabilities List
R/O
Set to 1 to enable support for the capability list (offset 34h is
the pointer to the data structure)
Reset to 1
21
66MHz
Capable
R/O
Set to 1 to enable 66MHz operation on the primary interface
Reset to 1
22
Reserved
R/O
Reset to 0
23
Fast Back-to-
Back Capable
R/O
Set to 1 to enable decoding of fast back-to-back transactions
on the primary interface to different targets
Reset to 1
24
Data Parity
Error Detected
R/WC
Set to 1 when P_PERR# is asserted and bit 6 of command
register is set
Reset to 0
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