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參數(shù)資料
| 型號(hào)： | PC8641MSH1333JB |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, CBGA1023 |
| 封裝： | 33 X 33 MM, 2.72 MM HEIGHT, 1 MM PITCH, ROHS COMPLIANT, CERAMIC, FC-BGA-1023 |
| 文件頁數(shù)： | 62/111頁 |
| 文件大?。?/td> | 1660K |
| 代理商： | PC8641MSH1333JB |
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0893C–HIREL–01/10
PC8641 and PC8641D [Preliminary]
e2v semiconductors SAS 2010
Figure 13-1. I
2C AC Test Load
Figure 13-2 shows the AC timing diagram for the I
2C bus.
Figure 13-2. I2C Bus AC Timing Diagram
14. High-Speed Interfaces
This section describes the common DC electrical specifications for the high-speed interconnect inter-
faces (Serial RapidIO and PCI Express) of the PC8641.
14.1
DC Requirements for SerDes Reference Clocks
The SerDes reference cl ocks are SD1_RE F_CLK, SD1_REF_CLK , SD 2_REF_CLK and
SD2_REF_CLK.
Recommended minimum operating voltage is -0.4V; recommended maximum operating voltage is
1.32V; Maximum absolute voltage is 1.72V.
Each differential clock input has an internal 50
Ω termination to GND. The reference clock must be
able to drive this termination. The input is AC-coupled on chip following the termination.
The amplitude of the clock must be at least a 400-mV differential peak-peak for single-ended clock. If
driven differentially, each signal wire needs to drive ±100 mV around common mode voltage.
The differential reference clock (SDn_REF_CLK/SDn_REF_CLK) input is HCSL compatible DC
coupled or LVDS compatible with AC coupling.
OVDD/2
Output
Z0 = 50Ω
R
L = 50Ω
Sr
S
SDA
SCL
tI2CF
tI2CL
tI2SXKL
tI2DXKL
tI2DVKH
tI2CH
tI2SXKL
PS
tI2CF
tI2CR
tI2PVKH
tI2SVKH
tI2KHKL
相關(guān)PDF資料 |
PDF描述 |
|---|---|
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| PCD25F98S0T20 | 25 CONTACT(S), FEMALE, D SUBMINIATURE CONNECTOR, PRESS FIT |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| PC8641VU1000NB | 制造商:Freescale Semiconductor 功能描述:MPU RISC 32BIT CMOS 1GHZ 1.05V/1.8V/2.5V/3.3V 994FCCBGA - Bulk |
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