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參數(shù)資料
| 型號： | PC8641MSH1333JB |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, CBGA1023 |
| 封裝： | 33 X 33 MM, 2.72 MM HEIGHT, 1 MM PITCH, ROHS COMPLIANT, CERAMIC, FC-BGA-1023 |
| 文件頁數(shù)： | 41/111頁 |
| 文件大?。?/td> | 1660K |
| 代理商： | PC8641MSH1333JB |
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35
0893C–HIREL–01/10
e2v semiconductors SAS 2010
PC8641 and PC8641D [Preliminary]
9.2.5
TBI Single-Clock Mode AC Specifications
When the eTSEC is configured for TBI modes, all clocks are supplied from external sources to the rele-
vant eTSEC interface. In single-clock TBI mode, when TBICON[CLKSEL] = 1 a 125-MHz TBI receive
clock is supplied on TSECn_RX_CLK pin (no receive clock is used on TSECn_TX_CLK in this mode,
whereas for the dual-clock mode this is the PMA1 receive clock). The 125-MHz transmit clock is applied
on the TSEC_GTX_CLK125 pin in all TBI modes.
A summary of the single-clock TBI mode AC specifications for receive appears in Table 9-11.
A timing diagram for TBI receive appears in Figure 9-11.
Figure 9-11. TBI Single-Clock Mode Receive AC Timing Diagram
Table 9-11.
TBI single-clock Mode Receive AC Timing Specification
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Input low voltage at 3.3 OV
DD
V
IL
––
0.7
V
Input high voltage at 3.3 OVDD
VIH
1.9
–
V
RX_CLK clock period
t
TRR
7.5
8.0
8.5
ns
RX_CLK duty cycle
t
TRRH/tTRR
40
50
60
%
RX_CLK peak-to-peak jitter
tTRRJ
––
250
ps
Rise time RX_CLK (20%–80%)
t
TRRR
––
1.0
ns
Fall time RX_CLK (80%–20%)
t
TRRF
––
1.0
ns
RCG[9:0] setup time to RX_CLK rising edge
tTRRDVKH
2.0
–
ns
RCG[9:0] hold time to RX_CLK rising edge
t
TRRDXKH
1.0
–
ns
tTRR
tTRRH
tTRRF
tTRRR
RX_CLK
RCG[9:0]
tTRRDXKH
tTRRDVKH
valid data
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