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參數(shù)資料
| 型號(hào)： | PC8641MSH1333JB |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, CBGA1023 |
| 封裝： | 33 X 33 MM, 2.72 MM HEIGHT, 1 MM PITCH, ROHS COMPLIANT, CERAMIC, FC-BGA-1023 |
| 文件頁數(shù)： | 37/111頁 |
| 文件大?。?/td> | 1660K |
| 代理商： | PC8641MSH1333JB |
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0893C–HIREL–01/10
e2v semiconductors SAS 2010
PC8641 and PC8641D [Preliminary]
9.2.3
MII AC Timing Specifications
This section describes the MII transmit and receive AC timing specifications.
9.2.3.1
MII Receive AC Timing Specifications
Table 9-7 provides the MII transmit AC timing specifications.
Notes:
1. The symbols used for timing specifications herein follow the pattern of t
(first two letters of functional block)(signal)(state) (reference)(state) for
inputs and t(first two letters of functional block)(reference)(state)(signal)(state) for outputs. For example, tMTKHDX symbolizes MII transmit timing
(MT) for the time t
MTX clock reference (K) going high (H) until data outputs (D) are invalid (X). Note that, in general, the clock
reference symbol representation is based on two to three letters representing the clock of a particular functional. For exam-
ple, the subscript of tMTX represents the MII(M) transmit (TX) clock. For rise and fall times, the latter convention is used with
the appropriate letter: R (rise) or F (fall).
2. Guaranteed by design.
Figure 9-6 shows the MII transmit AC timing diagram.
Figure 9-6.
MII Transmit AC Timing Diagram
Table 9-7.
MII Transmit AC Timing Specifications (At Recommended Operating Conditions with L/TV
DD of 3.3V ± 5%
and 2.5V ± 5%)
Parameter/Condition
Symbol(1)
Min
Typ
Max
Unit
Input low voltage
VIL
––
0.7
V
Input high voltage
V
IH
1.9
–
V
TX_CLK clock period 10 Mbps
t
MTX
–
400
–
ns
TX_CLK clock period 100 Mbps
tMTX
–40
–
ns
TX_CLK duty cycle
t
MTXH/tMTX
35
–
65
%
TX_CLK to MII data TXD[3:0], TX_ER, TX_EN delay
t
MTKHDX
1
5
15
ns
TX_CLK data clock rise (20%-80%)
tMTXR
1–
4
ns
TX_CLK data clock fall (80%-20%)
t
MTXF
1–
4
ns
TX_CLK
TXD[3:0]
tMTKHDX
tMTX
tMTXH
tMTXR
tMTXF
TX_EN
TX_ER
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