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參數(shù)資料
| 型號： | PC8641MSH1333JB |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, CBGA1023 |
| 封裝： | 33 X 33 MM, 2.72 MM HEIGHT, 1 MM PITCH, ROHS COMPLIANT, CERAMIC, FC-BGA-1023 |
| 文件頁數(shù)： | 22/111頁 |
| 文件大?。?/td> | 1660K |
| 代理商： | PC8641MSH1333JB |
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18
0893C–HIREL–01/10
PC8641 and PC8641D [Preliminary]
e2v semiconductors SAS 2010
Table 6-2 provides the PLL lock times.
Note:
1. The PLL lock time for e600 PLLs require an additional 255 MPX_CLK cycles.
7.
DDR and DDR2 SDRAM
This section describes the DC and AC electrical specifications for the DDR SDRAM interface of the
PC8641. Note that DDR SDRAM is Dn_GV
DD(typ) = 2.5V and DDR2 SDRAM is Dn_GVDD(typ) = 1.8V.
7.1
DDR SDRAM DC Electrical Characteristics
Table 7-1 provides the recommended operating conditions for the DDR SDRAM component(s) of the
PC8641 when Dn_GV
DD(typ) = 1.8V.
Notes:
1. Dn_GV
DD is expected to be within 50 mV of the DRAM Dn_GVDD at all times.
2. Dn_MVREF is expected to be equal to 0.5 × Dn_GVDD, and to track Dn_GVDD DC variations as measured at the receiver.
Peak-to-peak noise on Dn_MV
REF may not exceed ±2% of the DC value.
3. V
TT is not applied directly to the device. It is the supply to which far end signal termination is made and is expected to be
equal to Dn_MVREF. This rail should track variations in the DC level of Dn_MVREF..
Table 6-2.
PLL Lock Times
Parameter/Condition
Min
Max
Unit
Notes
(Platform and e600) PLL lock times
–
100
s
Local bus PLL
–
50
s
Table 7-1.
DDR2 SDRAM DC Electrical Characteristics for Dn_GV
DD(typ) = 1.8V
Parameter/Condition
Symbol
Min
Max
Unit
Notes
I/O supply voltage
Dn_GVDD
1.71
1.89
V
I/O reference voltage
Dn_MVREF
0.49 × Dn_GVDD
0.51 × Dn_GVDD
V
I/O termination voltage
V
TT
Dn_MVREF – 0.04
Dn_MVREF + 0.04
V
Input high voltage
VIH
Dn_MVREF + 0.125
Dn_GVDD + 0.3
V
Input low voltage
VIL
-0.3
Dn_MVREF - 0.125
V
Output leakage current
I
OZ
-9.9
9.9
A
Output high current (VOUT = 1.420V)
IOH
-13.4
–
mA
Output low current (VOUT = 0.280V)
IOL
13.4
–
mA
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