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參數(shù)資料
| 型號(hào)： | PC8641MSH1333JB |
| 廠商： | E2V TECHNOLOGIES PLC |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | MICROPROCESSOR, CBGA1023 |
| 封裝： | 33 X 33 MM, 2.72 MM HEIGHT, 1 MM PITCH, ROHS COMPLIANT, CERAMIC, FC-BGA-1023 |
| 文件頁數(shù)： | 33/111頁 |
| 文件大?。?/td> | 1660K |
| 代理商： | PC8641MSH1333JB |
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28
0893C–HIREL–01/10
PC8641 and PC8641D [Preliminary]
e2v semiconductors SAS 2010
Timing diagrams for FIFO appear in Figure 9-1 and Figure 9-2 on page 29.
Figure 9-1.
FIFO Transmit AC Timing Diagram
Table 9-3.
FIFO Mode Transmit AC Timing Specification
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Input low voltage at 2.5 OV
DD
V
IL
––
0.7
V
Input high voltage at 2.5 OVDD
VIH
1.9
–
V
TX_CLK, GTX_CLK clock period
t
FIT
5.0
8.0
100
ns
TX_CLK, GTX_CLK duty cycle
t
FITH/tFIT
45
50
55
%
TX_CLK, GTX_CLK peak-to-peak jitter
tFITJ
–
250
ps
Rise time TX_CLK (20%–80%)
t
FITR
–
0.75
ns
Fall time TX_CLK (80%–20%)
t
FITF
–
0.75
ns
FIFO data TXD[7:0], TX_ER, TX_EN setup time to GTX_CLK
tFITDV
2.0
–
ns
GTX_CLK to FIFO data TXD[7:0], TX_ER, TX_EN hold time
t
FITDX
0.5
–
3.0
ns
Table 9-4.
FIFO Mode Receive AC Timing Specification
Parameter/Condition
Symbol
Min
Typ
Max
Unit
Input low voltage at 2.5 OVDD
VIL
––
0.7
V
Input high voltage at 2.5 OV
DD
V
IH
1.9
––
V
RX_CLK clock period
t
FIR
5.0
8.0
100
ns
RX_CLK duty cycle
tFIRH/tFIR
45
50
55
%
RX_CLK peak-to-peak jitter
t
FIRJ
––
250
ps
Rise time RX_CLK (20%–80%)
tFIRR
––
0.75
ns
Fall time RX_CLK (80%–20%)
tFIRF
––
0.75
ns
RXD[7:0], RX_DV, RX_ER setup time to RX_CLK
t
FIRDV
1.5
–
ns
RXD[7:0], RX_DV, RX_ER hold time to RX_CLK
tFIRDX
0.5
–
ns
TXD[7:0]
TX_EN
GTX_CLK
TX_ER
tFIT
tFITF
tFITR
tFITH
tFITDV
tFITDX
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PDF描述 |
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參數(shù)描述 |
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