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參數(shù)資料
| 型號(hào)： | UPD178F098GF-3BA-A |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁(yè)數(shù)： | 527/559頁(yè) |
| 文件大小： | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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User’s Manual U12790EJ2V0UD
Major Revision in This Edition (1/2)
Page
Description
Throughout
Addition of
PD178096A and 178098A
Modification of
PD178F098 from under development to developed
p.35
Modification of 1.5 Development of 8-Bit DTS Series
p.48
Modification of pin handling in 2.2.26 VPP (
PD178F098 only)
pp.50 to 53
Modification of Table 2-1 Pin I/O Circuit Types and Figure 2-1 Pin I/O Circuits
p.59
Addition of description of programming area in 3.1.2 Internal data memory space
pp.66 and 67
Modification of Figure 3-10 Data to Be Saved to Stack Memory and Figure 3-11 Data to Be Restored
from Stack Memory
p.82
Modification of [Example] in 3.4.4 Short direct addressing
pp.85 to 87
Addition of [Illustration] to 3.4.7 Based addressing, 3.4.8 Based indexed addressing, and 3.4.9
Stack addressing
p.109
Addition of description of output latches after reset to 4.4 Port Function Operations
pp.122 and 123
6.2 Configuration of 16-Bit Timer/Event Counter 0
Addition of Cautions to (2) 16-bit capture/compare register 00 (CR00)
Addition of Table 6-3 CR01 Capture Trigger and Valid Edge of TI00 Pin (CRC02 = 1)
Addition of Caution to (3) 16-bit capture/compare register 01 (CR01)
p.128
Addition of Caution to Figure 6-5 Format of Prescaler Mode Register 0 (PRM0)
p.144
6.4.5 One-shot pulse output operation
Modification of Figure 6-26 Timing of One-Shot Pulse Output Operation with Software Trigger
Addition of Note to (2) One-shot pulse output with external trigger
pp.149 to 155
Addition of 6.5 Program List
p.157
Addition of (6) (c) One-shot pulse output function to 6.6 Notes on 16-Bit Timer/Event Counter 0
pp.163 and 164
7.2 Configuration of 8-Bit Timer/Event Counters 50 and 51
Addition of Note to (1) 8-bit timer counters 50 and 51 (TM50 and TM51)
Addition of description of PWM mode to (2) 8-bit compare registers 50 and 51 (CR50 and CR51)
pp.181 to 183
Addition of 7.5 Program List
p.215
Addition of (4) Noise countermeasures and (6) Input impedance of ANI0 to ANI7 pins to 11.5
A/D Converter Cautions
p.348
Addition of Figure 16-2 Block Diagram of Baud Rate Generator
p.361
Addition of Caution to Figure 16-6 Permissible Error of Baud Rate Allowing for Sampling Error (k = 0)
pp.369 and 382
Addition of Caution about inversion of IEBus protocol and signal inside the microcontroller to 17.1.6
Transfer format of IEBus and 17.1.8 Bit format
pp.378 and 379
Modification of Note and Caution in 17.1.6 (9) Acknowledge bit
p.382
Addition of description of lock setting conditions and lock release conditions to 17.1.7 (4) Locking
and unlocking
p.382
Addition of description of timing error detection for each period to 17.1.8 Bit format
p.383
Addition of Notes about automatic master reprocessing to Table 17-7 Comparison of Existing and
Simple IEBus Interface Functions
pp.387 to 389,
17.4.2 Description of internal registers
391, 392, and
Explanation of each register thoroughly modified and Note added
394 to 399
Addition of figures of interrupt timing to Figures 17-16 to 17-19
Addition of Figure 17-23 Example of Broadcast Communication Flag Operation
Addition of Table 17-9 Reset Conditions of Flags in ISR Register
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