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參數(shù)資料
| 型號(hào)： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 200/559頁 |
| 文件大?。?/td> | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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279
CHAPTER 13
SERIAL INTERFACE SIO0
User’s Manual U12790EJ2V0UD
(c) Interrupt timing specification register 0 (SINT0)
SINT0 is set by a 1-bit or 8-bit memory manipulation instruction.
Reset input sets SINT0 to 00H.
R/W
WAT1
WAT0
Control of wait and interrupt
0
Setting prohibitedNote 2
01
1
0
Used in I2C bus mode (8-clock wait)
An interrupt servicing request is generated on the rise of the 8th SCL clock cycle. (In the case of a
master device, the SCL pin is driven low after output of 8 clock cycles, to enter the wait state. In the
case of a slave device, the SCL pin is driven low after input of 8 clock cycles, to request the wait state.)
1
Used in I2C bus mode (9-clock wait)
An interrupt servicing request is generated on the rise of the 9th SCL clock cycle. (In the case of a
master device, the SCL pin is driven low after output of 9 clock cycles, to enter the wait state. In the
case of a slave device, the SCL pin is driven low after input of 9 clock cycles, to request the wait state.)
R/W
WREL
Control of wait release
0
Indicates that the wait state has been released.
1
Release the wait state. Automatically cleared to 0 after releasing the wait state. This bit is used to release the
wait state set by means of WAT0 and WAT1.
R/W
CLC
Control of clock level
0
Used in I2C bus mode. In cases other than serial transfer, SCL pin output is driven low.
1
Used in I2C bus mode. In cases other than serial transfer, SCL pin output is set to high impedance. (The clock
line is held high.) Used by the master device to generate the start condition and stop condition signals.
R/W
SVAM
SVA0 bits used as slave address
0
Bits 0 to 7
1
Bits 7 to 0
R/W
SIC
Selection of INTCSI0 interrupt sourceNote 3
0
CSIIF0 is set to 1 after end of serial interface SIO0 transfer.
1
CSIIF0 is set to 1 after end of serial interface SIO0 transfer or when stop condition is detected.
R
CLD
SCK0/SCL/P27 pin level Note 4
0
Low level
1
High level
Notes 1. Bit 6 (CLD) is read-only.
2. When the I2C bus mode is used, be sure to set WAT0 and WAT1 to 1 and 0, or 1 and 1, respectively.
3. When using the wakeup function in I2C mode, be sure to set SIC to 1.
4. When CSIE0 = 0, CLD is 0.
Remark
SVA0: Slave address register 0
<6>
<5>
<4>
<3>
<2>
1
0
7
Symbol
SINT0
0
CLD
SIC
FF63H
00H
R/W Note 1
Address
After reset
R/W
SVAM CLC WREL WAT1 WAT0
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD17P136BGT | MICROCONTROLLER, PDSO28 |
| UPD1913C | Consumer IC |
| UPD1943G | Consumer IC |
| UPD1962C | Peripheral IC |
| UPD1963C | Peripheral IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| UPD178P018A | 制造商:NEC 制造商全稱:NEC 功能描述:8-BIT SINGLE-CHIP MICROCONTROLLER |
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