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參數(shù)資料
| 型號(hào)： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 177/559頁 |
| 文件大?。?/td> | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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258
CHAPTER 13
SERIAL INTERFACE SIO0
User’s Manual U12790EJ2V0UD
(6) Address match detection method
In the SBI mode, a particular slave device is selected by address communication from the master device and
communication is started.
Address match detection is executed by hardware. CSIIF0 is set in the wakeup state (WUP = 1) only when
the address transmitted from the master device matches the value set to slave address register 0 (SVA0).
Cautions 1. Slave selection/non-selection is detected by matching of the slave address received after
bus release (RELD = 1).
For this match detection, the match interrupt request (INTCSI0) of the address generated
with WUP = 1 is normally used. Thus, execute selection/non-selection detection using
the slave address when WUP = 1.
2. When detecting selection/non-selection without using an interrupt request with WUP =
0, do so by means of transmission/reception of a command preset by the program instead
of using the address match detection method.
(7) Error detection
In the SBI mode, the serial bus SB0 (SB1) status being transmitted is fetched into the destination device, that
is, serial I/O shift register 0 (SIO0). Thus, transmit errors can be detected in the following way.
(a) Method of comparing SIO0 data before transmission to that after transmission
In this case, if two data differ from each other, a transmit error is judged to have occurred.
(b) Method of using slave address register 0 (SVA0)
Transmit data is set to both SIO0 and SVA0 and is transmitted. After termination of transmission, the
COI bit (match signal coming from the address comparator) of serial operating mode register 0 (CSIM0)
is tested. If “1”, normal transmission is judged to have been carried out. If “0”, a transmit error is judged
to have occurred.
(8) Communication operation
In the SBI mode, the master device normally selects one slave device as the communication target from among
two or more devices by outputting an “address” to the serial bus.
After the communication target device has been determined, commands and data are transmitted/received
and serial communication is realized between the master and slave device.
Figures 13-28 to 13-31 show the data communication timing charts.
The shift operation of serial I/O shift register 0 (SIO0) is carried out at the falling edge of the serial clock (SCK0).
Transmit data is latched into the SO0 latch and is output MSB-first from the SB0/P25 or SB1/P26 pin. Receive
data input to the SB0 (or SB1) pin at the rising edge of SCK0 is latched into SIO0.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD17P136BGT | MICROCONTROLLER, PDSO28 |
| UPD1913C | Consumer IC |
| UPD1943G | Consumer IC |
| UPD1962C | Peripheral IC |
| UPD1963C | Peripheral IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD178F124 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:78K/0 Series for Instructions | User＇s Manual[10/2001] |
| UPD178F124GC8BT | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
| UPD178F124GF3B9 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
| UPD178P018 | 制造商:NEC 制造商全稱:NEC 功能描述:8-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD178P018A | 制造商:NEC 制造商全稱:NEC 功能描述:8-BIT SINGLE-CHIP MICROCONTROLLER |
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