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參數(shù)資料
| 型號(hào)： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁(yè)數(shù)： | 394/559頁(yè) |
| 文件大?。?/td> | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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453
CHAPTER 19
PLL FREQUENCY SYNTHESIZER
User’s Manual U12790EJ2V0UD
19.3 Registers Controlling PLL Frequency Synthesizer
The PLL frequency synthesizer is controlled by the following four registers.
PLL mode select register (PLLMD)
PLL reference mode register (PLLRF)
PLL unlock FF judge register (PLLUL)
PLL data transfer register (PLLNS)
(1) PLL mode select register (PLLMD)
This register selects the input pin and division mode of the PLL frequency synthesizer.
PLLMD is set by a 1-bit or 8-bit memory manipulation instruction.
The value of this register is set to 00H after reset.
In the STOP mode, only bits 3 and 2 (VCOHDMD and VCOLDMD) retain the previous value. Bits 1 and 0
(PLLMD1 and PLLMD0) are reset to 0.
In the HALT mode, this register holds the value immediately before the HALT mode was set.
Figure 19-2. Format of PLL Mode Select Register (PLLMD)
VCOH
Selection of disable status of VCOH pin
DMD
0
Connected to pull-down resistor.
1
High-impedance status
VCOL
Selection of disable status of VCOL pin
DMD
0
Connected to pull-down resistor.
1
High-impedance status
PLLMD1 PLLMD0
Selection of division mode of PLL frequency synthesizer and VCO input pin
0
VCOL and VCOH pins disabledNote
0
1
Direct division (VCOL pin and MF mode)
1
0
Pulse swallow (VCOH pin and VHF mode)
1
Pulse swallow (VCOL pin and HF mode)
Note
This does not mean that the PLL is disabled. The VCOH and VCOL pins become the status specified
by bit 3 (VCOHDMD) and bit 2 (VCOLDMD). The EO0 and EO1 pins go low.
Remark
Bits 4 to 7 are fixed to 0 by hardware.
7
0
6
0
5
0
4
0
<3>
VCOHDMD
<2>
VCOLDMD PLLMD1 PLLMD0
Symbol
PLLMD
R/W
After reset
00H
Address
FFA0H
<1>
<0>
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