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參數(shù)資料
| 型號： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 403/559頁 |
| 文件大?。?/td> | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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461
CHAPTER 19
PLL FREQUENCY SYNTHESIZER
User’s Manual U12790EJ2V0UD
(5) Operation of unlock FF
The unlock FF detects the unlock status of the PLL frequency synthesizer.
It detects the unlock status of the PLL frequency synthesizer from the up request signal UP and down request
signal DW of the phase comparator (
φ-DET).
Because either of the up request or down request signal outputs a low level in the unlock status, the unlock
status can be detected by using this low-level signal.
The status of the unlock FF is detected by bit 0 (PLLUL0) of the PLL unlock FF judge register (PLLUL).
The unlock FF is set at the cycle of the reference frequency fr selected at that time.
The PLL unlock FF judge register is reset when its contents have been read.
To read the PLL unlock FF judge register, therefore, it must be read at a cycle longer than the cycle (1/fr) of
the reference frequency.
19.4.2 Operation to set N value of PLL frequency synthesizer
The division value (N value) is set to the programmable counter (12 bits) and swallow counter (5 bits) by the PLL
data registers (PLLRL, PLLRH, and PLLR0).
When the N value has been transferred to the programmable counter and swallow counter by bit 0 (PLLNS0) of
the PLL data transfer register (PLLNS), frequency division is carried out in the selected division mode.
Examples of setting the N value in the respective division modes (MF, HF, and VHF) are shown below.
(1) Direct division mode (MF)
(a) Calculating division value N (value set to PLL data register)
N =
fVCOL
fr
where,
fVCOL: Input frequency of VCOL pin
fr:
Reference frequency
(b) Example of setting PLL data register
An example of setting the PLL data register to receive broadcast stations in the following MW band is
shown below.
Receive frequency:
1422 kHz (MW band)
Reference frequency:
9 kHz
Intermediate frequency: 450 kHz
Division value N is calculated as follows:
N =
fVCOL
=
1422 + 450
= 208 (decimal)
fr
9
= 0D0H (hexadecimal)
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD17P136BGT | MICROCONTROLLER, PDSO28 |
| UPD1913C | Consumer IC |
| UPD1943G | Consumer IC |
| UPD1962C | Peripheral IC |
| UPD1963C | Peripheral IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| UPD178F124GC8BT | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
| UPD178F124GF3B9 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
| UPD178P018 | 制造商:NEC 制造商全稱:NEC 功能描述:8-BIT SINGLE-CHIP MICROCONTROLLER |
| UPD178P018A | 制造商:NEC 制造商全稱:NEC 功能描述:8-BIT SINGLE-CHIP MICROCONTROLLER |
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