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參數(shù)資料
| 型號(hào)： | UPD178F098GF-3BA-A |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁(yè)數(shù)： | 427/559頁(yè) |
| 文件大?。?/td> | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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483
User’s Manual U12790EJ2V0UD
CHAPTER 22 RESET FUNCTION
22.1 Reset Function
The following three operations are available to generate the reset signal.
(1)
External reset input by RESET pin
(2)
Internal reset by inadvertent program loop time detection of watchdog timer
(3)
Internal reset by power-on clear (POC)
(1) External reset input by RESET pin
When a low level is input to the RESET pin, the device is reset, and each hardware unit enters the status shown
in Table 22-1. While the reset signal is input and during the oscillation stabilization time immediately after
the RESET signal has been deasserted, each pin goes into a high-impedance state (however, the P130
through P137 pins go low, and the VCOH and VCOL pins are pulled down).
The RESET signal is deasserted when a high level is input to the RESET pin, and program execution is started
after the oscillation stabilization time (217/fX) has elapsed.
(2) Internal reset by inadvertent program loop time detection of watchdog timer
Reset is effected and each hardware unit enters the status shown in Table 22-1 when the watchdog timer
overflows. While reset is effected and during the oscillation stabilization time immediately after the effect of
reset has been cleared, each pin goes into a high-impedance state (however, the P130 to P137 pins go low,
and the VCOH and VCOL pins are pulled down).
Reset by the watchdog timer is cleared immediately after reset has been effected, and program execution is
started after the oscillation stabilization time (217/fX) has elapsed.
(3) Internal reset by power-on clear (POC)
Reset is effected by means of power-on clear under the following conditions.
If supply voltage is less than 3.5 VNote on power application
If supply voltage drops to less than 2.3 VNote in STOP mode
If supply voltage drops to less than 3.5 VNote (including in HALT mode)
When these power-on clear reset conditions are satisfied, reset is effected, and each hardware unit enters
the status shown in Table 22-1. While the reset signal is input and during the oscillation stabilization time
immediately after the reset signal has been deasserted, each pin goes into a high-impedance state (the P130
to P137 pins go low, however).
Reset by power-on clear is cleared if the supply voltage rises beyond a specific level, and program execution
is started after the oscillation stabilization time (217/fX) has elapsed.
Note
These voltage values are maximum values. Actually, reset is effected at a voltage lower than these.
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