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參數(shù)資料
| 型號： | UPD178F098GF-3BA-A |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | 8-BIT, FLASH, MICROCONTROLLER, PQFP100 |
| 封裝： | 14 X 20 MM, PLASTIC, QFP-100 |
| 文件頁數(shù)： | 329/559頁 |
| 文件大小： | 3587K |
| 代理商： | UPD178F098GF-3BA-A |
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395
CHAPTER 17
IEBus CONTROLLER (
PD178096A, 178098A, 178F098 ONLY)
User’s Manual U12790EJ2V0UD
(7) IEBus data register (DR)
The IEBus data register (DR) sets the communication data. The communication data (8 bits) is set to bits 7 to
0.
Remark
The IEBus data register consists of a write register and a read register. Consequently, data written
to this register cannot be read as is. The data that can be read is the data received during IEBus
communication.
(a) Transmission unit
The data (1 byte) written to the IEBus data register (DR) is stored in the shift register of the IEBus. It is then
output from the most significant bit, and an interrupt (INTIE1) is issued to the CPU each time 1 byte has been
transmitted. If NACK is received after 1-byte data has been transmitted during individual transfer, the next
data is not transferred from DR to the shift register, and the same data is retransmitted. At this time, INTIE1
is not generated.
INTIE1 is issued when the IEBus interface shift register stores the IEBus data register (DR) value. However,
when the last byte and 32nd byte (the last byte of 1 communication frame) are stored in the shift register,
INTIE1 is not issued.
(b) Reception unit
One byte of the data received by the shift register of the IEBus interface block is stored to this register.
Each time 1 byte has been correctly received, an interrupt (INTIE1) is issued.
Figure 17-21. Format of IEBus Data Register (DR)
Cautions 1. If the next data is not set in time while the transmission unit is set, an underrun occurs,
and a communication error interrupt (INTIE2) occurs, stopping transmission.
2. When the IEBus is a receiving unit, if the reading of the data is too late for the next data
reception timing, the unit will enter the overrun state. At this time, during individual
communication reception, NACK will be returned at the acknowledge bit of the data
field, and the master unit will be requested to retransmit the data. If an overrun error
occurs during broadcast communication reception, the communication error interrupt
(INTIE2) is generated.
3. Instructions in Read Modify Write mode (such as XCH and ROL4) cannot be used for
DR.
DR
After reset: 00H
R/W
Address: FFBAH
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| UPD17P136BGT | MICROCONTROLLER, PDSO28 |
| UPD1913C | Consumer IC |
| UPD1943G | Consumer IC |
| UPD1962C | Peripheral IC |
| UPD1963C | Peripheral IC |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| UPD178F124 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:78K/0 Series for Instructions | User＇s Manual[10/2001] |
| UPD178F124GC8BT | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
| UPD178F124GF3B9 | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Microcontroller |
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| UPD178P018A | 制造商:NEC 制造商全稱:NEC 功能描述:8-BIT SINGLE-CHIP MICROCONTROLLER |
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