參數(shù)資料
型號: S82451KX
廠商: INTEL CORP
元件分類: 微控制器/微處理器
英文描述: SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144
封裝: QFP-144
文件頁數(shù): 4/180頁
文件大?。?/td> 1094K
代理商: S82451KX
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PRELIMINARY
93
A
82453KX/GX, 82452KX/GX, 82451KX/GX (MC)
1.0
MC SIGNAL DESCRIPTION
This section contains a detailed description of each signal. The signals are arranged in functional groups
according to their interface.
Note that the ‘#’ symbol at the end of a signal name indicates that the active, or asserted state occurs when the
signal is at a low voltage level. When ‘#’ is not present after the signal name, the signal is asserted when at the
high voltage level.
The terms assertion and negation are used extensively. This is done to avoid confusion when working with a
mixture of ‘a(chǎn)ctive-low’ and ‘a(chǎn)ctive-high’ signals. The term assert, or assertion indicates that a signal is active,
independent of whether that level is represented by a high or low voltage. The term negate, or negation
indicates that a signal is inactive.
The following notations are used to describe the signal type.
I
Input is a standard input-only signal.
O
Totem Pole Output is a standard active driver.
I/O
Input/Output is bi-directional, tri-state signal.
GTL+
GTL+ Processor bus signal defined for 1.5V operation.
CMOS
Rail-to-Rail
CMOS Tolerant to 5V levels.
PCI
Rail-to-Rail CMOS signal specifically for PCI bus connection.
Analog
Reference Voltage.
1.1
DC Signals
Table 1. Host Bus Address/Control Interface Signals (DC)
Signal
Type
Description
A[35:3]#
I
GTL+
ADDRESS BUS. Upper address bits issued with the current request.
ADS#
I
GTL+
ADDRESS STROBE. ADS# indicates that the current cycle is the first of two cycles of
a request.
AERR#
I/O
GTL+
ADDRESS PARITY CHECK. Asserted when either an address or request parity error
occurs.
AP[1:0]#
I
GTL+
ADDRESS PARITY. Parity computed over the address; AP1# covers A[35:24]#, and
AP0# covers A[23:3]#.
BERR#
I/O
GTL+
BUS ERROR. BERR# indicates an unrecoverable bus error.
BNR#
I/O
GTL+
BLOCK NEXT REQUEST. BNR# is asserted by an agent to prevent the request bus
owner from issuing further requests.
BREQ0#
O
GTL+
BUS REQUEST 0. Asserted at reset to set agent IDs in all processors.
DBSY#
I/O
GTL+
DATA BUS BUSY. DBSY# is used by the data bus owner to hold the data bus for
transfers requiring more than one cycle.
HIT#
I/O
GTL+
HIT. Indicates that a caching agent holds an unmodified version of the requested line.
HIT# is also driven in conjunction with HITM# to extend the snoop window.
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