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參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 102/180頁 |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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20
PRELIMINARY
82454KX/GX (PB)
A
D[63:0]#
I/O,
GTL+
DATA BUS. The data bus consists of eight bytes. All bytes are valid for line
transfers. The valid bytes are determined by the byte enables that are asserted in
the second cycle of the request phase.
DBSY#
I/O,
GTL+
DATA BUSY. DBSY# is asserted by the data bus owner to hold the data bus for the
next cycle. DBSY# is not asserted for single cycle transfers.
DEFER#
I/O,
GTL+
DEFER. DEFER# is driven by the addressed agent to indicate that the transaction
cannot be guaranteed bus completion.
DEP[7:0]#
I/O,
GTL+
DATA ECC. On the host bus, DEP[7:0]# are used for ECC on the D[63:0]# signals.
DRDY#
I/O,
GTL+
DATA READY. DRDY# is driven by the data bus owner for each cycle that contains
valid data. DRDY# is negated to indicate idle cycles during the data phase.
FLUSH#
O,
CMOS
FLUSH. The PB asserts FLUSH# to cause the processor to stop caching new lines,
writeback all cache lines in the Modified state, and disable further caching until
FLUSH# is negated.
In an 82454GX dual PB system this signal is only available on the Compatibility PB
and is not available on the Auxiliary PB.
HIT#
I/O,
GTL+
HIT. The PB asserts HIT# and HITM# together to extend the snoop window of a
transaction targeting its PCI bus. Since the PB is not a caching agent, it never
asserts HIT# alone.
HITM#
I/O,
GTL+
HIT MODIFIED. The PB asserts HIT# and HITM# together to extend the snoop
window of a transaction targeting its PCI bus. Since the PB is not a caching agent, it
never asserts HITM# alone.
LOCK#
I/O,
GTL+
LOCK. The LOCK# signal is asserted for an indivisible sequence of transactions.
REQ[4:0]#
I/O,
GTL+
REQUEST TYPE. REQ[4:0]# contain the command on the clock with ADS#
asserted and data size/length information on the next clock.
RP#
I/O,
GTL+
REQUEST PARITY. RP# is even parity that covers REQ[4:0]# and ADS#. RP# is
valid on both cycles of the request.
RS[2:0]#
I/O,
GTL+
RESPONSE. RS[2:0]# encode the response to a request.
RSP#
I/O,
GTL+
RESPONSE PARITY. RSP# provides response parity for RS[2:0]#.
SMIACT#
O,
CMOS
SMI ACKNOWLEDGE. SMIACT# is asserted when the PB detects a host SMI
Acknowledge special transaction (regardless of its initiator) with SMMEM# asserted.
Once asserted, SMIACT# remains asserted until the PB detects a host SMI
Acknowledge special transaction with SMMEM# negated.
In an 82454GX dual PB system this signal is only available on the Compatibility PB
and is not available on the Auxiliary PB.
TRDY#
I/O,
GTL+
TARGET READY. TRDY# is driven by the target of the data to indicate it is ready to
receive data.
Table 1. Host Bus Interface Signals (Continued)
Signal
Type
Description
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| SB83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| S83C196MH | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP80 |
| S83C51FB-BB44 | 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP44 |
| S83C51FC-5B44 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S82452KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Path Controller |
| S82453KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| S82454KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCI Bus Interface/Controller |
| S8248P12NF | 功能描述:ANTENNA 824-896MHZ 8DBI N FML RoHS:是 類別:RF/IF 和 RFID >> RF 天線 系列:* 標(biāo)準(zhǔn)包裝:1 系列:* |
| S82510 DIE | 制造商:Intel 功能描述: |
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