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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 29/180頁 |
| 文件大小： | 1094K |
| 代理商： | S82451KX |
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116
PRELIMINARY
82453KX/GX, 82452KX/GX, 82451KX/GX (MC)
A
2.3.21 UERRADD—UNCORRECTABLE ERROR ADDRESS REGISTER
Address Offset:
A8–ABh
Default:
0000h
Attribute:
Read Only
This register provides the effective address of the
memory access that caused an uncorrectable ECC error.
The value in this register is only valid if the SBC error bit is set in the Error Reporting Register.
2.3.22 MEMTIM—MEMORY TIMING REGISTER
Address Offset:
AC–AFh
Default:
30DF3516h
Attribute:
Read/Write
The memory timing register has two main functional sections—refresh timing and memory timing. The refresh
timing portion of the memory timing register includes selections for time between refreshes (refresh counter)
and time between refreshing rows in the memory array (refresh stagger). An enable bit for refreshing is also
provided.
Most of the Asynchronous DRAM timing parameters are programmable in the MC to achieve maximum perfor-
mance across a wide range of system operating frequencies. Each field in the memory timing register that
pertains to DRAM timing is referenced by the most common DRAM timing parameter as published in the major
DRAM vendors data books. Each field provides enough values to cover a wide range of operating frequencies.
Care must be taken in programming the memory timing parameters so that the proper system timing is
achieved and no conflicts are induced.
The memory timing register allows the memory controller to be adjusted for maximum performance when
accessing Asynchronous DRAMs. The MC generates all control signals synchronously to the system clock.
This limits the granularity of the generated control signals to a single clock period. The memory timing register
allows the selection of the number of clocks to the most optimal value for a wide range of system clock
frequencies.
Bits
Description
31:3
Address of First Uncorrectable ECC Error. This is the effective address used in the MC and
must be converted to the original physical address by software. MC base address and any
programmed memory gaps must be taken into account for proper calculation of the address.
2:1
QWord Number Error Detect. When an uncorrectable error occurred in a transfer, this field
indicates which QWord in the transfer contained the error. Note that this field reports the QWord
number relative to the order of the transfer (0 to 3), even if the transfer does not begin with the first
QWord of a cache line. In addition, in a single QWord transfer, if an error is detected, this field will
be set to 00.
Bits [2:1]
QWord Number of the Transfer
00
First QWord Transferred (QWord 0)
01
Second QWord Transferred (QWord 1)
10
Third QWord Transferred (QWord 2)
11
Fourth QWord Transferred (QWord 3)
0
Reserved.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| SB83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| S83C196MH | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP80 |
| S83C51FB-BB44 | 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP44 |
| S83C51FC-5B44 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S82452KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Path Controller |
| S82453KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| S82454KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCI Bus Interface/Controller |
| S8248P12NF | 功能描述:ANTENNA 824-896MHZ 8DBI N FML RoHS:是 類別:RF/IF 和 RFID >> RF 天線 系列:* 標(biāo)準(zhǔn)包裝:1 系列:* |
| S82510 DIE | 制造商:Intel 功能描述: |
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