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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁(yè)數(shù)： | 105/180頁(yè) |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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22
PRELIMINARY
82454KX/GX (PB)
A
Bridge to Bridge Sideband Signals
PREQ#
O,
CMOS
PCI REQUEST. The PB asserts PREQ# to the PCI arbiter requesting the PCI bus.
PTRDY#
I/O,
PCI
PCI TARGET READY. PTRDY# is asserted by the target to indicate that it is able to
complete the current data transfer.
SERR#
O,
PCI
PCI SYSTEM ERROR. SERR# is asserted by the PCI bridge to alert the system of
serious errors. Several events (e.g., address parity errors, data parity errors, etc.)
can optionally result in an SERR#. In a typical system, SERR# causes an NMI (e.g.,
by a PCI-to-ISA or PCI-to-EISA bridge).
STOP#
I/O,
PCI
STOP. Stop# is a request from the target to stop the current transaction.
Table 3. Bridge to Bridge Sideband Signals
Signal
Type
Description
IOGNT#
I,
CMOS
I/O GRANT (82454GX ONLY). The Compatibility PB is the bridge arbiter and
IOGNT# is an input from Auxiliary PB requesting ownership of the host bus.
IOREQ#
I/O,
CMOS
I/O REQUEST (82454GX ONLY).The Compatibility PB is the bridge arbiter and this
signal is a host bus grant from the Compatibility PB to the Auxiliary PB.
Table 4. Clock, Reset, and Support Signals
Signal
Type
Description
BCLK
I,
CMOS
BUS CLOCK. BCLK is the host bus clock input to the PB. All host bus timings are
referenced to the rising edge of this clock. Note that the BCLK input to the PB must
be running for 10 clocks before the assertion of PWRGD.
CRESET#
O,
CMOS
CMOS RESET. CRESET# is a CMOS version of RESET#. RESET# and CRESET#
are asserted simultaneously. The negation of CRESET# is delayed two clocks from
the negation of RESET#. CRESET# can be used to control an external mux to
select the Pentium Pro processor clock ratio during RESET#.
In an 82454GX dual PB system, this signal is only available on the Compatibility
PB and is not available on the Auxiliary PB.
GTLREFV
I,
Analog
GTL REFERENCE VOLTAGE. This voltage is the 1.0 Volt reference for the GTL+
receivers. This should be created by a voltage divider from VTT (1.5V)
Table 2. PCI Interface Signals (Continued)
Signal
Type
Description
The IOREQ# and IOGNT# signals are not driven or sampled in a single bridge system. During a power-on
reset, IOREQ# and IOGNT# provide part of the PB’s PCI Bridge Device Number. See Section 3.7 for details.
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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| S82510 DIE | 制造商:Intel 功能描述: |
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