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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 122/180頁 |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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38
PRELIMINARY
82454KX/GX (PB)
A
2.4.11 TSM—TOP OF SYSTEM MEMORY REGISTER
Address Offset:
40–43h
Default:
0000h
Attribute:
Read/Write
This register permits the PB to respond to memory transactions above the main memory range of the MC(s) on
the host bus.
2.4.12 PDM—PCI DECODE MODE
Address Offset:
48h
Default:
06h
Attribute:
Read/Write
This register masks AD[31:16] for host I/O transactions. In addition, this register enables/disables ISA aliasing
for I/O addresses in the range 100–3FFh. Note that the PB never forwards PCI I/O addresses above 64 Kbytes
to the host bus.
Bits
Description
31
Host Bus Top of Main Memory Default Enable. 1=Enable. 0=Disable. When enabled, the PB
forwards all host bus memory space transactions between the Top of Memory (determined by bits
[15:0] of this register) and 64 Gbytes to the PCI bus, except regions defined by the memory gap
registers (MGR/MGUA and HMGSA/HMGEA Registers). When disabled, the PB ignores these
transactions. Note that when memory accesses are enabled to be forwarded from the host bus to
PCI, the PB blocks (ignores the transaction) the corresponding memory accesses initiated on the
PCI bus from being forwarded to the host bus.
30:16
Reserved. Must be programmed to 0s when writing this register.
15:0
Top of Host Bus System Memory Address. Bits[15:0] of this register are compared to A[35:20].
The top of system memory is programmed in units of 1 Mbyte (i.e., 00001h=1 Mbyte, 00002h= 2
Mbytes, 00003=3 Mbytes, etc.).
Bits
Description
7:3
Reserved.
2
I/O Address Mask Enable. 1=Enable (default). 0=Disable. When enabled, the PB forces PCI
AD[31:16] to zero for host bus to PCI I/O transactions. (The processor may assert A16 during I/O in
real mode.) In all cases, the PB only decodes the lower 64 Kbytes of the host bus I/O address.
1
I/O Aliasing Enable. 1=Enable ISA expansion aliasing (default). 0=Disable.
Aliasing Algorithm (bit 1=1)
If A[9:8]=00, the address does not fall into an I/O alias range and A[15:4] are compared to the I/O
space ranges defined by the IOSR1 and IOSR2 Registers (offsets 98–9Bh and A0–A3h, respec-
tively). If A[9:8]
≠00h, the address is in an alias range so A[15:10] are masked (the address is
aliased for decoding purposes) before comparing the address to the I/O space range registers.
Note that, when I/O aliasing is enabled (bit 1=1) and the I/O address mask enable feature is
disabled (bit 2=0), the PB decoder aliases any bus I/O address above 64 Kbytes.
In an 82454GX dual PB system, both PBs must have this bit set the same. Otherwise, both PBs
may respond to host bus transactions targeting an aliased ISA expansion I/O address.
0
Reserved.
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