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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 140/180頁 |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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54
PRELIMINARY
82454KX/GX (PB)
A
Bits
Description
31:14
Reserved.
13
Report Errors using Hard Fail/SERR# Enable. 1=Enable (Hard Fail mechanism). 0=Disable (PB
uses SERR#). These errors are reported when the PB is servicing a host bus request and detects
an error. Note that the PB does not report PERR# through Hard Fail.
12
Report PCI Master Abort Errors. 1=Enable. 0=Disable. When enabled, the PB normally returns all
1’s to CPU read transactions that receive a master abort time-out. Note that bit 13 in the PCISTS
Register is always set for master abort time-outs. The error reporting mechanism (Hard Fail or
SERR#) is determined by bit 13 of this register.
11
82454KX: Reserved.
10
82454KX: Reserved.
9
Report Host Bus Time-out Errors Enable. 1=Enable. 0=Disable. When enabled, the error
reporting mechanism (Hard Fail or SERR#) is determined by bit 13 of this register. Note that the PB
normally returns all 1’s to CPU read transactions that receive a time-out. Bit 9 in the EXERRSTS
Register is set, regardless of whether the error is reported.
8
Host Bus Time-out Enable. 1=The PB responds to unclaimed host bus transactions when the Bus
watchdog timer expires. The time-out value can be programmed to either 1.5 ms or 30 ms.
0=Disable watchdog timer.
7
AERR# to NMI Enable. 1=Enable. 0=Disable. When enabled (and bit 8=1 in the Captured System
Configuration Values Register and SERR# is enabled in the PCICMD Register), the PB (Compati-
bility PB in an 82454GX dual PB system) asserts the SERR# signal when detecting AERR# signal
asserted. Note that, depending on the system architecture, the SERR# signal can result in the
generation of an NMI. The NMI signal is not part of the PB and is typically provided by a PCI-to-ISA
or PCI-to-EISA bridge.
6
BERR# to NMI Enable. 1=Enable. 0=Disable. When enabled (and bit 9=1 in the CSCONFV
Register, offset B4–B5h), the PB (Compatibility PB in an 82454GX dual PB system) asserts the
SERR# signal (which can result in an NMI) when BERR# is asserted. Note that the NMI signal is not
part of the PB. NMI is typically provided by a PCI-to-ISA or PCI-to-EISA bridge.
5
Reserved.
4
BERR# to BINIT# Enable. 1=Enable. 0=Disable. When enabled, the PB asserts BINIT# when
BERR# is asserted.
3
Assert BINIT# on Detection of Host Bus Protocol Violations Enable. 1=Enable. 0=Disable.
2
Assert BERR# on Bus Errors Enable. 1=Enable. 0=Disable.
1
Reserved. Planned use is AERR# to BERR# Enable. 1=Enable. 0=Disable.
0
Assert AERR# on Request Phase Signal Parity Errors Enable. 1=Enable. 0=Disable.
82454GX: Report Uncorrectable Host Data Bus ECC Errors. 1=Report by BERR# signal (bit 2
must be set to 1). 0=Disable
82454GX: Single-bit ECC Error Correcting of Host Data Bus Enable. 1=Enable. 0=Disable.
For the 82454GX in a dual PB system, this bit only has affect in the Compatibility PB and has no
affect in the Auxiliary PB
Caution: Programming this bit must be consistent with the value in the corresponding bit of the
CSCONFV Register captured from the host bus. Otherwise, incorrect system operations will result.
Caution: Programming this bit must be consistent with the value in the corresponding bit of the
CSCONFV Register captured from the host bus. Otherwise, incorrect system operations will result.
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