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參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 14/180頁 |
| 文件大小： | 1094K |
| 代理商： | S82451KX |
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102
PRELIMINARY
82453KX/GX, 82452KX/GX, 82451KX/GX (MC)
A
subsequent read or write of CONFDATA causes the MC to generate the requested configuration cycle on the
host bus. During accesses to CONFDATA, only the host device selected by CONFADD responds. If no valid
device is selected in CONFADD, a subsequent CONFDATA transaction is treated like a normal I/O transaction
to I/O address CFCh. The MC only snoops 32-bit writes to the CONFADD Register. All other access sizes to
the CF8h location are ignored by the MC. .
2.2
I/O Space Registers
The MC has two registers located in I/O Space—the Configuration Address (CONFADD) Register, and the
Configuration Data (CONFDATA) Register.
The CONFADD and CONFDATA Registers provide a window into the MC’s configuration space registers. The
specific device, and register are selected by writing to the CONFADD Register. Data is read from or written to
the selected register by accessing the CONFDATA Register. Note that the CONFADD Register is only selected
by DWord accesses to CF8h. The CONFDATA Register is not selected unless configuration accesses are
enabled in the CONFADD Register. This allows the CONFDATA Register to overlap other registers.
I/O Address
Mnemonic
Register Name
Access
CF8h
CONFADD
Configuration Address
WO
CFCh
CONFDATA
Configuration Data
R/W
Table 19. PCI Device Numbers for Bus Number 0
Device
Unique ID loaded at Reset
PCI Device Number
PB
01
11001
PB
10
11010
MC
0
10100
MC
1
10101
Reserved
—
All other
Table 20. I/O Space Registers
I/O Address
Mnemonic
Register Name
Access
CF8h
CONFADD
Configuration Address
R/W
CFCh
CONFDATA
Configuration Data
R/W
There can be up to two MC’s in the system. After power-on reset, the MC designated as controller number 0
(Device Number 10100 in the CDNUM Register) is the default response agent for accesses to the DOS RAM
region (0–512 Kbytes). The MC controller number is determined at reset by latching an ID into the MC from the
OMCNUM pin.
Both PBs default to Bus Number 0 after power-on reset. The MC is hard coded to Bus Number 0. Each PB and
MC must have a unique Device Number assigned at power-on reset. The relation between the PB and MC
number and the Device Number that is assigned is shown in Table 19.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| SB83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| S83C196MH | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP80 |
| S83C51FB-BB44 | 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP44 |
| S83C51FC-5B44 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S82452KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Path Controller |
| S82453KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| S82454KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCI Bus Interface/Controller |
| S8248P12NF | 功能描述:ANTENNA 824-896MHZ 8DBI N FML RoHS:是 類別:RF/IF 和 RFID >> RF 天線 系列:* 標(biāo)準(zhǔn)包裝:1 系列:* |
| S82510 DIE | 制造商:Intel 功能描述: |
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