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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁(yè)數(shù)： | 23/180頁(yè) |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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PRELIMINARY
111
A
82453KX/GX, 82452KX/GX, 82451KX/GX (MC)
2.3.13 DRL—DRAM ROW LIMIT (0 TO 7)
Address Offset:
60–6Fh
Default:
0001h
Attribute:
Read/Write
The 450KX MC supports 4 rows of DRAM. DRL[0:3] define the upper and lower addresses for each DRAM row.
The addresses are relative to the memory space of the MC and do not include any programmed memory gaps.
The contents of these 16-bit registers represent the boundary addresses in 4 Mbyte granularity. Rows with no
memory are programmed with the upper limit of the previous row. The default after reset reflects the
requirement that the first row be populated.
Note that for the 450KX, DRL[4:7] must be programmed with the value programmed in DRL3.
DRL0 = Total memory in row 0 (in 4 MB)
DRL1 = Total memory in row 0 + row 1 (in 4 MB)
DRL2 = Total memory in row 0 + row 1 + row 2 (in 4 MB)
DRL3 = Total memory in row 0 + row 1 + row 2 + row 3 (in 4 MB)
PAM
Attribute Bits
Memory Segment
Comments
Offset
Register
7,3
6,2
5,1
4,0
PAM0[7:4]
Reserved
WE
RE
0F0000–0FFFFFh
BIOS
59h
PAM0[3:0]
Reserved
WE
RE
080000–09FFFFh
512–640 KB
59h
PAM1[7:4]
Reserved
WE
RE
0C4000–0C7FFFh
ISA Expansion
5Ah
PAM1[3:0]
Reserved
WE
RE
0C0000–0C3FFFh
ISA Expansion
5Ah
PAM2[7:4]
Reserved
WE
RE
0CC000–0CFFFFh
ISA Expansion
5Bh
PAM2[3:0]
Reserved
WE
RE
0C8000–0CBFFFh
ISA Expansion
5Bh
PAM3[7:4]
Reserved
WE
RE
0D4000–0D7FFFh
ISA Expansion
5Ch
PAM3[3:0]
Reserved
WE
RE
0D0000–0D3FFFh
ISA Expansion
5Ch
PAM4[7:4]
Reserved
WE
RE
0DC000–0DFFFFh
ISA Expansion
5Dh
PAM4[3:0]
Reserved
WE
RE
0D8000–0DBFFFh
ISA Expansion
5Dh
PAM5[7:4]
Reserved
WE
RE
0E4000–0E7FFFh
BIOS Extension
5Eh
PAM5[3:0]
Reserved
WE
RE
0E0000–0E3FFFh
BIOS Extension
5Eh
PAM6[7:4]
Reserved
WE
RE
0EC000–EFFFFh
BIOS Extension
5Fh
PAM6[3:0]
Reserved
WE
RE
0E8000–0EBFFFH
BIOS Extension
5Fh
The 450GX supports 8 rows of DRAM. DRL[0:7] define the upper and lower addresses for each DRAM row.
DRL4 = Total memory in row 0 + row 1 + row 2 + row 3 +row 4 (in 4 MB)
DRL5 = Total memory in row 0 + row 1 + row 2 + row 3 +row 4 +row 5 (in 4 MB)
DRL6 = Total memory in row 0 + row 1 + row 2 + row 3 +row 4 +row 5 + row 6 (in 4 MB)
DRL7 = Total memory in row 0 + row 1 + row 2 + row 3 +row 4 +row 5 + row 6 +row 7 (in 4 MB)
相關(guān)PDF資料 |
PDF描述 |
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參數(shù)描述 |
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