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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁(yè)數(shù)： | 112/180頁(yè) |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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PRELIMINARY
29
A
82454KX/GX (PB)
2.2.2
TRC—TURBO AND RESET CONTROL
Address Offset:
CF9h
Default:
00h
Attribute:
Read/Write
This register enables/disables
BIST, provides software
generation
of hard and
soft resets,
and
enables/disables deturbo mode.
10:8
Function Number (FUNCNUM). This field is mapped to AD[10:8] during PCI configuration
cycles. This allows the configuration registers of a particular function in a multi-function device to
be accessed. The PB responds to configuration cycles with a function number of 000b; all other
function number values attempting access to the PB (BUSNUM=00h and DEVNUM matching PB
device number) generate a type 0 configuration cycle on the PCI bus with no IDSEL asserted,
which results in a master abort.
7:2
Register Number (REGNUM). This field selects one 32-bit register within a particular bus,
device, and function as specified by the other fields in the CONFADD Register. This field is
mapped to AD[7:2] during PCI configuration cycles.
1:0
Reserved.
Bits
Description
7:4
Reserved.
3
CPU BIST Enable. 1=Enable. 0=Disable. When enabled, the PB invokes CPU BIST when the
CPU is reset (the value of this bit overrides the value of the CPU Hard Reset bit). Subsequent
initiation of hard reset (through bit 2 of this register) causes the PB to perform a hard CPU reset,
leaving INIT# asserted when RESET# is released initiating CPU BIST.
2
Reset CPU. 1=hard reset, soft reset, or hard reset with BIST (type is controlled by bits[3,1] of this
register). The transition from 0 to 1 of this bit triggers the PB to initiate the CPU reset. Therefore,
bits[3,1] should be programmed before this bit is set. In addition, bit 0 must be 0 before
programming this register.
1
Hard Reset Enable. 1=Hard reset. 0=Soft reset. Reset occurs when the Reset CPU bit transitions
from 0 to 1.
0
Deturbo Enable. 1=Enable. 0=Disable. Note that this bit must be set to 0 before setting bit 2 to 1.
Bits
Description
For the 82454GX in a dual PB system, this register is only available in the Compatibility PB and is not part of
the Auxiliary PB.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| SB83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| S83C196MH | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP80 |
| S83C51FB-BB44 | 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP44 |
| S83C51FC-5B44 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S82452KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Path Controller |
| S82453KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| S82454KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCI Bus Interface/Controller |
| S8248P12NF | 功能描述:ANTENNA 824-896MHZ 8DBI N FML RoHS:是 類(lèi)別:RF/IF 和 RFID >> RF 天線 系列:* 標(biāo)準(zhǔn)包裝:1 系列:* |
| S82510 DIE | 制造商:Intel 功能描述: |
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