- 您現(xiàn)在的位置：買賣IC網(wǎng) > PDF目錄98071 > S82451KX (INTEL CORP) SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 PDF資料下載
參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 30/180頁 |
| 文件大小： | 1094K |
| 代理商： | S82451KX |
第1頁第2頁第3頁第4頁第5頁第6頁第7頁第8頁第9頁第10頁第11頁第12頁第13頁第14頁第15頁第16頁第17頁第18頁第19頁第20頁第21頁第22頁第23頁第24頁第25頁第26頁第27頁第28頁第29頁當(dāng)前第30頁第31頁第32頁第33頁第34頁第35頁第36頁第37頁第38頁第39頁第40頁第41頁第42頁第43頁第44頁第45頁第46頁第47頁第48頁第49頁第50頁第51頁第52頁第53頁第54頁第55頁第56頁第57頁第58頁第59頁第60頁第61頁第62頁第63頁第64頁第65頁第66頁第67頁第68頁第69頁第70頁第71頁第72頁第73頁第74頁第75頁第76頁第77頁第78頁第79頁第80頁第81頁第82頁第83頁第84頁第85頁第86頁第87頁第88頁第89頁第90頁第91頁第92頁第93頁第94頁第95頁第96頁第97頁第98頁第99頁第100頁第101頁第102頁第103頁第104頁第105頁第106頁第107頁第108頁第109頁第110頁第111頁第112頁第113頁第114頁第115頁第116頁第117頁第118頁第119頁第120頁第121頁第122頁第123頁第124頁第125頁第126頁第127頁第128頁第129頁第130頁第131頁第132頁第133頁第134頁第135頁第136頁第137頁第138頁第139頁第140頁第141頁第142頁第143頁第144頁第145頁第146頁第147頁第148頁第149頁第150頁第151頁第152頁第153頁第154頁第155頁第156頁第157頁第158頁第159頁第160頁第161頁第162頁第163頁第164頁第165頁第166頁第167頁第168頁第169頁第170頁第171頁第172頁第173頁第174頁第175頁第176頁第177頁第178頁第179頁第180頁
PRELIMINARY
117
A
82453KX/GX, 82452KX/GX, 82451KX/GX (MC)
On reset, the Memory Timing Register fields are set to values that allow operation in the range 50 MHz to 66
MHz with 70 ns DRAMs. The refresh counter is set such that refreshes occur assuming that the operating
frequency is 50 MHz, which is faster than required at 60 or 66 MHz. All other parameters are set assuming that
the operating frequency is 66 MHz which adds more clocks than required if the real frequency is 60 MHz. For
optimal performance, the values in this register may have to be reprogrammed after reset.
Bits
Description
31
Reserved.
30:20
Refresh Count (in cycles) (REFRC). The refresh counter must be set so that refreshes occur often
enough that the entire DRAM array is refreshed before DRAM data loss occurs. The eleven bit
counter can be programmed from 1 to 2047. The counter time base is equal to one system clock
period (15 ns for a 66 MHz clock, etc.). The value is chosen to give a refresh every 15.625 usec (or
less). For example, 30Dh=15.620 usec at 50 MHz (default) and 411h = 15.615 usec at 66 MHz
19:17
Refresh Stagger (REFRS). The refresh stagger sets the time, in clock cycles, from the start of one
row’s refresh to the start of the next row’s refresh. Refresh in the DRAMs causes the DRAMs to
become active which draws considerable power. Refreshing all rows at once may not be possible for
the system power supply. The refresh stagger field of the memory timing register allows the power
surge to be spread evenly across the refresh cycle. The amount of time necessary to stagger the
refreshes is system design and DRAM memory type dependent. 000=All rows refreshed at once.
Bits[19:17]
Stagger
Bits[19:17]
Stagger
000
0 cycles
100
4 cycles
001
1 cycle
101
5 cycles
010
2 cycles
110
6 cycles
011
3 cycles
111
7 cycles (default)
16
Refresh Enable (REFRE). 1=Enable (default). 0=Disable.
15
CAS# Setup Time To RAS# for CAS-Before-RAS Refresh Cycles. 1=1 Cycles. 0=2 Cycle
(default). Typically, 1 cycle is sufficient. However, in some cases the combination of DRAM timings,
clock speed, and system level skew between CASx# and RASx# may require 2 cycles.
14:13
Last Write to CAS# (LWC). Number of cycles from when the last data is asserted to the MIC to
when CAS# is asserted. This determines data setup time before CAS# (i.e., data is driven for LWC
cycles, but delayed by one cycle).
Bits[14:13]
Cycles
00
Reserved
01
2 (default)
10
3
11
4
NOTES:
1. Write data setup time to CAS# asserted is LWC minus 1.
2. Write data hold time from CAS# asserted is 1 cycle if WCAS (bits[7:6]) equals 2 and is 2 cycles if
WCAS is greater than 2.
3. The following are the legal combinations of the WCAS, LWC, and CP fields for non-interleaved
and 2-way interleaved memory configurations. There are no restrictions for 4-way interleaved.
WCAS
LWC
CP
WCAS
LWC
CP
22
1,2
4
2
1,2
23
2
4
3
1,2
32
1,2
4
2
33
2
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| SB83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| S83C196MH | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP80 |
| S83C51FB-BB44 | 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP44 |
| S83C51FC-5B44 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S82452KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Path Controller |
| S82453KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| S82454KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCI Bus Interface/Controller |
| S8248P12NF | 功能描述:ANTENNA 824-896MHZ 8DBI N FML RoHS:是 類別:RF/IF 和 RFID >> RF 天線 系列:* 標(biāo)準(zhǔn)包裝:1 系列:* |
| S82510 DIE | 制造商:Intel 功能描述: |
發(fā)布緊急采購，3分鐘左右您將得到回復(fù)。