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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠(chǎng)商： | INTEL CORP |
| 元件分類(lèi)： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁(yè)數(shù)： | 157/180頁(yè) |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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70
PRELIMINARY
82454KX/GX (PB)
A
The relatively high latency to memory in 450KX/GX-based systems will require larger PCI master latency timer
values than the typical 32 clock default. In order to allow each master the opportunity to burst multiple cache
lines per transfer, the master latency timer (MLT) of each PCI master in the system should be set to a value
between 48h and 60h. (Note that an MLT setting that is arbitrarily larger than 60h will allow a master capable of
extremely long PCI bursts to adversely impact the performance of other masters with more limited burst
capability.)
3.7
Clock, Reset, and Configuration
3.7.1
SYSTEM CLOCKING
The PB operates in two clock domains. The PB interface to the host bus operates at the host bus clock
frequency. The host bus clock is generated externally and distributed to host bus components by a low skew
clock driver. The clock driver provides multiple copies of the bus clock. The PB receives its copy of the host bus
clock through the BCLK input pin.
The PB interface to the PCI bus operates at the PCI bus clock frequency. The PCI bus clock is generated
internally by the PB and is the frequency of the host bus clock frequency. This output is designed to drive a
single load and must be distributed by an external low skew clock driver. The external clock driver provides
multiple copies of the bus clock. The PB receives a matching copy of the skewed PCI bus clock through its
PCLKIN pin.
3.7.1.1 Host Bus Clock
Host Bus clock distribution is shown in Figure 10. The loading on the host bus clock lines must be balanced in
order to minimize clock skew among the components on the host bus. This may require adjustment of clock
line lengths. Note that the BCLK input to the PB must be running for 10 clocks before the assertion of PWRGD.
Figure 10. Host Bus Clock Distribution
Y1
Y2
Y3
Yn
External Low Skew
Clock Generator/Driver
BCLK
Host Bus CLK
Y4
Y5
PB
To MC And
Other System
Components
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