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參數(shù)資料
| 型號(hào)： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁(yè)數(shù)： | 21/180頁(yè) |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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PRELIMINARY
109
A
82453KX/GX, 82452KX/GX, 82451KX/GX (MC)
10
Page Open Policy. 1=Hold page open. 0=Close page (default).
9
Common CAS# Enable. 1=Enable (common CAS# signals). 0=Disable (independent CAS#
signals) (default). When enabled, this bit indicates when adjacent rows of memory have a common
CAS# connection. (This is typical of double-sided byte parity SIMMs.)
8
Extended Read-Around-Write Enable. 1=Enable. 0=Disable (default). When enabled, reads by-
pass writes within the MICs, provided their addresses do not match. Note, this does not change the
order in which data transfers occur on the host bus. This bit can not be enabled unless Read-
around-write is also enabled in bit 7.
7
Read-Around-Write Enable. 1=Enable. 0=Disable (default). When enabled, reads by-pass writes
within the MC, provided their addresses do not match. Note, this does not change the order in which
data transfers occur on the host bus.
6
Memory Address Bit Permuting Enable. 1=Enable. 0=Disable (default). When enabled, the MC
permutes memory addresses to obtain alternate memory row selection bits. Note that when
enabled, there must be a power of 2 number of rows, all rows must be the same size, and all
populated rows must be adjacent and start at row 0.
5
Reserved.
4:3
Memory Configuration. The memory configuration is as follows:
2:0
Read Burst Delay. This field selects the number of delay cycles between data QWords in a read
burst.
For a non-interleaved memory configuration, the number of delay cycles can be set to 3, 4, 5, or 6
clocks (Read Burst Delay = (TRCAS + TCP) -1).
For a 2-way interleaved configuration, the number of delay cycles can be set to 1, 2, or 3 clocks
(Read Burst Delay = ((TRCAS + TCP)/2) - 1 and (TRCAS + TCP) must be even).
For a 4-way interleaved configuration (450GX), the number of delay cycles must be set to 0
clocks.
Bits[2:0]
Delay Cycles
Bits[2:0]
Delay Cycles
000
0 (burst rate=1,1,1)
100
4 (burst rate=5,5,5)
001
1 (burst rate=2,2,2)
101
5 (burst rate=6,6,6)
010
2 (burst rate=3,3,3)
110
6 (burst rate=7,7,7)
011
3 (burst rate=4,4,4) (default)
111
7 (burst rate=8,8,8)
Bits
Description
Bit[4:3]
Function
(450KX)
00
Reserved
01
Non-interleaved (default)
10
2-way interleaved
11
Reserved
Function
(450GX)
Reserved
Non-interleaved (default)
2-way interleaved
4-way interleaved
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| SB83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
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| S82510 DIE | 制造商:Intel 功能描述: |
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