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參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 166/180頁 |
| 文件大小： | 1094K |
| 代理商： | S82451KX |
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78
PRELIMINARY
82454KX/GX (PB)
A
NOTES:
This includes Special Cycles. There is no mechanism to pass Special Cycles originating on the PCI bus to the host bus.
Accesses to the CONFADD and CONFDATA Registers can be passed to the host bus if the PB is not programmed to
accept CF8 and CFC transactions from the host bus. For the 82454GX in a dual PB system, this allows the auxiliary bridge
to pass configuration commands to the host bus from its PCI bus.
In general, the length of PCI master bursts is indeterminate unless the master can be programmed for specific
burst lengths. The PCI bridge takes advantage of the PCI bursting capability by always trying to assemble the
most efficient host bus size transfers. The bridge selectively asserts STOP# (retry) to the PCI master as
posting buffers become unavailable.
During PCI master reads the bridge will attempt to make the most efficient use of the host bus by generating
line reads or partial reads based upon the type of PCI read occurring and the options programmed into the
bridge configuration registers.
Memory Write
LEN:
≤ 8
Memory Write and Invalidate
Line Write
LEN: 32 (If
PCI-to-CPU Write Posting is enabled in bit 0 of the
PCI Read/Write Control Register.
I/O Read
LEN:
≤ 8
I/O Write
LEN:
≤ 8
Dual Address
Translated up to a 36-bit host bus address.
Other Command Encodings
All other command encodings1 are ignored by the PB.
Table 12. PCI to Host Bus Command Translation (Continued)
PCI Bus Command
Host Bus command
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
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| S83C51FB-BB44 | 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP44 |
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相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
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