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參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 158/180頁 |
| 文件大小： | 1094K |
| 代理商： | S82451KX |
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PRELIMINARY
71
A
82454KX/GX (PB)
3.7.1.2 PCI Clock
PCI clock distribution is illustrated in Figure 11. An external 10K
pull-up resistor is required to place the PB in
derived clock mode (only mode supported). The PB provides a PCI bus clock that is generated by dividing the
processor clock frequency by two. The phase of the PCLK signal is matched to the host clock. Externally, this
PCI clock drives a low skew clock driver which in turn supplies multiple copies of the PCI clock to the PCI bus.
One of the outputs of the external clock driver is fed back to the PB. This copy is expected to meet the skew
requirements of the PCI specification. A PLL in the PB forces the external PCI clock to phase lock to the
internal PCI clock tree.
Figure 11. PCI Clock Distribution
3.7.2
SYSTEM RESET
Power-On Reset
When the system is initially powered, the power supply must wait until all voltages are stable for at least one
millisecond, and then assert the PWRGD signal. Note that BCLK must be running to the PB for 10 clocks
before the assertion of PWRGD. The PB captures their Bridge Device Number identification when PWRGD is
asserted (see PB Configuration section).
While RESET# is asserted, the PB resets and initializes its internal registers to the default state. The PB also
initializes the PCI busses by asserting PCIRST# for a minimum of one millisecond. While RESET# is asserted,
the PB (Compatibility PB in an 82454GX dual PB system) drives the appropriate host data bus signals with the
values specified in the Configuration Values Driven on Reset Register. In addition to asserting RESET#, the PB
(Compatibility PB in an 82454GX dual PB system) also asserts CRESET# and continues to assert CRESET#
two clocks longer than RESET#. CRESET# may be used to select a Mux that drives the host bus clock to core
clock ratio onto pins LINT[1:0], IGNNE#, and A20M# of the CPU during RESET#.
A
Y1
Y2
Y3
Yn
External Low Skew
Clock Driver
PCLK
PCLKIN
PB
VCC
Initially all PBs assert RESET# until the ID is captured and the Compatibility PB is established. The Compati-
bility PB continues to assert RESET# for a minimum of one millisecond and RESET# becomes an input for the
Auxiliary PB; however, it does not affect their captured ID.
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參數(shù)描述 |
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