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參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 127/180頁 |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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42
PRELIMINARY
82454KX/GX (PB)
A
2.4.19 PRWC—PCI READ/WRITE CONTROL
Address Offset:
54–55h
Default:
00h
Attribute:
Read/Write
The PRWC Register enables/disables read pre-fetching on the host bus. This register also enables/disables
the assembly of back-to-back sequential host-to-PCI memory space cache line writes into PCI burst cycles and
enables/disables PCI-to-host (inbound) write posting.
Bits
Description
15:10
Reserved.
9
CPU Line Read Pre-Fetch for PCI Memory Read Commands Enable. 1=Enable. 0=Disable.
When enabled, PCI Memory Read commands cause a fetch of a CPU cache line plus a pre-fetch
of three or more CPU cache lines (Pre-fetching does not cross 4 Kbyte address boundaries). This
bit has no affect unless CPU Line Read Enable (bit 8) is also set.
8
CPU Line Read for PCI Memory Read Commands Enable. 1=Enable. 0=Disable. This bit is set
to enable PCI Memory Read commands to fetch full CPU cache lines. When disabled, a PCI
Memory Read command results in read partials on the host bus.
7
Reserved.
6
CPU Line Read Multiple Pre-Fetch for PCI Memory Read Multiple Commands Enable.
1=Enable. 0=Disable. When enabled, PCI Memory Read Multiple commands cause a fetch of a
CPU cache line plus a pre-fetch of three or more CPU cache lines (Pre-fetching does not cross 4
Kbyte address boundaries). This bit has no affect unless CPU Line Read Multiple Enable (bit 5) is
also set.
5
CPU Line Read Multiple for PCI Memory Read Multiple Commands Enable. 1=Enable.
0=Disable. When enabled, PCI Memory Read Multiple commands fetch full CPU cache lines.
When disabled, a PCI Memory Read Multiple command results in read partials on the host bus.
4
CPU Line Read Pre-Fetch for PCI Memory Read Line Commands Enable. 1=Enable.
0=Disable. When enabled, PCI Memory Read Line commands cause a fetch of a CPU cache line
plus a pre-fetch of three or more full CPU cache lines. Pre-fetching does not cross 4 Kbyte address
boundaries. This bit has no affect unless CPU Line Read Enable (bit 3) is also set.
3
CPU Line Read for PCI Memory Read Line Commands Enable. 1=Enable. 0=Disable. When
enabled, PCI Memory Read Line commands fetch full CPU cache lines. When disabled, a PCI
Memory Read Line command results in read partials on the host bus.
2
Reserved.
1
Burst Write Assembly Enable. 1=Enable. 0=Disable. When enabled, back-to-back sequential
CPU-to-PCI memory space cache line writes (USWC memory type) are converted to continuous
PCI write bursts (write combining). This feature should only be enabled if the cache line writes are
guaranteed not to cross component address boundaries.
0
PCI-to-Host Bus Write (Inbound) Posting Enable. 1=Enable. 0=Disable. (Caution: Do not enable
if CPU to PCI locks split across component boundaries on the host bus.)
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