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參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 103/180頁 |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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PRELIMINARY
21
A
82454KX/GX (PB)
Table 2. PCI Interface Signals
Signal
Type
Description
AD[31:0]
I/O,
PCI
PCI ADDRESS/DATA. Addresses and data are multiplexed on this bus. The
physical byte address is output during the address phase and the data follows in
the subsequent data phase(s).
C/BE[3:0]#
I/O,
PCI
BUS COMMAND AND BYTE ENABLES. C/BE[3:0]# contains commands during
the address phase and byte enables during the data phase.
DEVSEL#
I/O,
PCI
DEVICE SELECT. DEVSEL# is driven by the device that has decoded its address
as the target of the current access.
FLSHBF#
I,
CMOS
FLUSH BUFFERS. This sideband signal is typically generated by a standard PCI
bus bridge (e.g., ISA or EISA bridge) to command the PB to flush all write post
buffers pointed toward the PCI bus and disable further posting. Once all buffers are
flushed, the PB asserts MEMACK# until FLSHBF# is negated.
FLSHBF# MEMREQ#
Function
0
No Action.
01
Reserved.
1
0
APIC Flush. Flush buffers pointing toward PCI.
1
Guaranteed Access Time (GAT) mode. Guarantee PCI
bus immediate access to the CPU bus. Flush all buffers,
request queues, empty in-order queue, and retain host
bus ownership.
FRAME#
I/O,
PCI
PCI FRAME. FRAME# is driven by a master to indicate the beginning and end of a
transaction.
IRDY#
I/O,
PCI
PCI INITIATOR READY. IRDY# is asserted by the master to indicate that it is able
to complete the current data transfer.
MEMACK#
O,
CMOS
MEMORY ACKNOWLEDGE. MEMACK# is generated in response to FLSHBF# or
MEMREQ# generated by a standard bus bridge.
MEMREQ#
I,
CMOS
MEMORY REQUEST. This sideband signal is typically generated by a standard
bridge (e.g., ISA or EISA bridge) to guarantee access latency from standard bus
masters to main memory (see FLSHBF# description). Once all buffers have been
flushed, the PB asserts MEMACK# continuously until MEMREQ# is negated.
PAR
I/O,
PCI
PCI PARITY. PAR is driven to even parity across AD[31:0] and C/BE[3:0]# by the
master during address and write data phases. The target drives PAR during read
data phases.
PERR#
I/O,
PCI
PCI PARITY ERROR. PERR# is pulsed by an agent receiving data with bad parity
one clock after PAR is asserted.
PGNT#
I,
CMOS
PCI GRANT. PGNT# indicates to the PB that it has been granted the PCI bus.
PLOCK#
I/O,
PCI
PCI LOCK. PLock# is asserted by an agent requiring exclusive access to a target.
相關PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
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相關代理商/技術參數(shù) |
參數(shù)描述 |
|---|---|
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| S82453KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
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