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參數(shù)資料
| 型號： | S82451KX |
| 廠商： | INTEL CORP |
| 元件分類： | 微控制器/微處理器 |
| 英文描述： | SPECIALTY MICROPROCESSOR CIRCUIT, PQFP144 |
| 封裝： | QFP-144 |
| 文件頁數(shù)： | 26/180頁 |
| 文件大?。?/td> | 1094K |
| 代理商： | S82451KX |
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PRELIMINARY
113
A
82453KX/GX, 82452KX/GX, 82451KX/GX (MC)
2.3.15 MG—MEMORY GAP REGISTER
Address Offset:
78–79h
Default:
0010h
Attribute:
Read/Write
This register, along with the MGUA Register, defines the Memory Gap. Note that the Memory Gap must be
located above the Low Memory Gap and below the High Memory Gap.
Bits
Description
31:3
Address of First Single-bit Correctable ECC Error. This is the effective DRAM address used in
the MC and must be converted back to the original physical address by software. The programmed
memory gaps and MC base address must be taken into account for proper calculation of the
address in which the DRAM side ECC error occurred.
2:1
QWord Number Error Detect. When a single-bit error occurred in a transfer from the DRAM array,
this field indicates which QWord in the transfer contained the error. Note that this field reports the
QWord number relative to the order of the transfer (0 to 3), even if the transfer does not begin with
the first QWord of a cache line. In addition, in a single QWord transfer, if an error is detected, this
field will be set to 00. For further granularity in determining the address of the error, bit 0 of this
register reports which half of the QWord contained the error.
Bits [2:1]
QWord Number of the Transfer
00
First QWord Transferred (QWord 0)
01
Second QWord Transferred (QWord 1)
10
Third QWord Transferred (QWord 2)
11
Fourth QWord Transferred (QWord 3)
0
DWord Number Error Detect (In a QWord). 1=Error in upper Dword. 0=Error in lower Dword.
When a single-bit error occurred in a transfer from the DRAM array, this bit identifies which half of
the QWord (upper 2 Words or lower 2 Words) contains the error. Single-bit Error Correcting of
Memory Data must enabled (bit 2 of MERRCMD Register, C0–C1h) to obtain this functionality.
Bits
Description
15
Memory Gap Enable. 1=Enable. 0=Disable (default).
14:10
Memory Gap Size. This field defines the memory gap size as follows:
Bits[14:10]
Size
Bits[14:10]
Size
00000
1 MB
11100
8 MB
00100
2 MB
11110
16 MB
01100
4 MB
11111
32 MB
Note that all other combinations are reserved.
9
Reclaim Enable. 1=Enable. 0=Disable (default). When enabled, the physical memory in this gap is
reclaimed.
8
Reserved.
7:4
Memory Gap Starting Address (Lower Nibble). Bits [7:4] correspond to A[23:20]# and are used
with bits [11:0] of the MGRUA Register to form the complete starting address.
3:0
Reserved.
相關(guān)PDF資料 |
PDF描述 |
|---|---|
| S83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| SB83296SA | 16-BIT, MROM, 40 MHz, MICROCONTROLLER, PQFP100 |
| S83C196MH | 16-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP80 |
| S83C51FB-BB44 | 8-BIT, MROM, 24 MHz, MICROCONTROLLER, PQFP44 |
| S83C51FC-5B44 | 8-BIT, MROM, 16 MHz, MICROCONTROLLER, PQFP44 |
相關(guān)代理商/技術(shù)參數(shù) |
參數(shù)描述 |
|---|---|
| S82452KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:Data Path Controller |
| S82453KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:DRAM Controller |
| S82454KX | 制造商:未知廠家 制造商全稱:未知廠家 功能描述:PCI Bus Interface/Controller |
| S8248P12NF | 功能描述:ANTENNA 824-896MHZ 8DBI N FML RoHS:是 類別:RF/IF 和 RFID >> RF 天線 系列:* 標(biāo)準(zhǔn)包裝:1 系列:* |
| S82510 DIE | 制造商:Intel 功能描述: |
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