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參數(shù)資料
| 型號(hào)： | XRT86SH328 |
| 廠(chǎng)商： | Exar Corporation |
| 元件分類(lèi)： | 通信及網(wǎng)絡(luò) |
| 英文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 中文描述： | Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0 |
| 文件頁(yè)數(shù)： | 92/339頁(yè) |
| 文件大?。?/td> | 1996K |
| 代理商： | XRT86SH328 |
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XRT86SH328
PRELIMINARY
82
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
REV. P1.0.6
If this interrupt is enabled, then the Receive STS-1/STS-3 TOH Processor block will generate an interrupt in response
to either of the following conditions.
Whenever the Receive STS-1/STS-3 TOH Processor block declares the Section Trace Message Unstable
defect condition.
Whenever the Receive STS-1/STS-3 TOH Processor block clears the Section Trace Message Unstable
defect condition.
`
0 - Disable the Change of Section Trace Message Unstable defect condition Interrupt.
`
1 - Enables the Change of Section Trace Message Unstable defect condition Interrupt.
BIT 4 - New Section Trace Message Interrupt Enable
This READ/WRITE bit-field is used to enable or disable the New Section Trace Message interrupt.
If this interrupt is enabled, then the Receive STS-1/STS-3 TOH Processor block will generate this interrupt anytime it
receives and accepts a new Section Trace Message within the incoming STS-1/STS-3 data-stream. The Receive STS-
1/STS-3 TOH Processor block will accept a new Section Trace Message after it has received it 3 (or 5) consecutive
times.
`
0 - Disables the New Section Trace Message Interrupt.
`
1 - Enables the New Section Trace Message Interrupt.
BIT 2 - Unused
BIT 3 - Change in Section Trace Mismatch Defect Condition interrupt enable:
This READ/WRITE bit-field is used to either enable or disable the Change in Section Trace Mismatch defect condition
interrupt.
If this interrupt is enabled, then the Receive STS-1/STS-3 TOH Processor block will generate an interrupt in response
to either of the following events.
Whenever the Receive STS-1/STS-3 TOH Processor block declares the Section Trace Message Mismatch
Defect condition.
whenever the Receive STS-1/STS-3 TOH Processor block clears the Section Trace Message Mismatch
defect condition.
N
OTE
:
The user can determine whether or not the Receive STS-1/STS-3 TOH Processor block is currently declaring
the Section Trace Message Mismatch defect condition by reading the state of BIT 2 (Section Trace Message
Mismatch Defect Condition Declared) within the Receive STS-1/STS-3 Transport Status Register - Byte 1
(Address Location= 0x0206).
BIT 1 - Change of K1, K2 Byte Unstable Defect Condition - Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the Change of K1, K2 Byte Unstable defect condition
interrupt. If this interrupt is enabled, then the Receive STS-1/STS-3 TOH Processor block will generate an Interrupt in
response to either of the following events.a.Whenever the Receive STS-1/STS-3 TOH Processor block declares the K1,
K2 Byte Unstable defect condition. b.Whenever the Receive STS-1/STS-3 TOH Processor block clears the K1, K2 Byte
Unstable defect condition.
`
0 - Disables the Change of K1, K2 Byte Unstable Defect Condition Interrupt.
`
1 - Enables the Change of K1, K2 Byte Unstable Defect Condition Interrupt.
BIT 0 - New K1, K2 Byte Value Interrupt Enable
This READ/WRITE bit-field is used to either enable or disable the New K1, K2 Byte Value Interrupt. If this interrupt is
enabled, then the Receive STS-1/STS-3 TOH Processor block will generate this interrupt anytime it receives and
accepts a new K1, K2 byte value. The Receive STS-1/STS-3 TOH Processor block will accept a new K1, K2 byte value,
after it has received it within 3 (or 5) consecutive STS-1/STS-3 frames.
`
0 - Disables the New K1, K2 Byte Value Interrupt.
`
1 - Enables the New K1, K2 Byte Value Interrupt.
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