參數(shù)資料
型號： XRT86SH328
廠商： Exar Corporation
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 89/339頁
文件大?。?/td> 1996K
代理商： XRT86SH328
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PRELIMINARY
XRT86SH328
79
REV. P1.0.6
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
BIT 7 - Change of Signal Failure (SF) Defect Condition Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Change of SF Defect Condition Interrupt has occurred
since the last read of this register. The Receive STS-1/STS-3 TOH Processor block will generate this interrupt in
response to either of the following events.
Whenever the Receive STS-1/STS-3 TOH Processor block declares the SF Defect Condition.
Whenever the Receive STS-1/STS-3 TOH Processor block clears the SF Defect Condition.
`
0 - Indicates that the Change of SF Defect Condition Interrupt has NOT occurred since the last read of this register.
`
1 - Indicates that the Change of SF Defect Condition Interrupt has occurred since the last read of this register.
N
OTE
:
The user can determine whether or not the SF defect condition is currently being declared by reading out the
state of BIT 4( SF Defect Declared) within the Receive STS-1/STS-3 Transport Status Register - Byte 0
(Address Location= 0x0207).
BIT 6 - Change of Signal Degrade (SD) Defect Condition Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Change of SD Defect Condition Interrupt has occurred
since the last read of this register. The Receive STS-1/STS-3 TOH Processor block will generate this interrupt in
response to either of the following events.
Whenver the Receive STS-1/STS-3 TOH Processor block declares the SD Defect Condition.
Whenever the Receive STS-1/STS-3 TOH Processor block clears the SD Defect Condition.
`
0 - Indicates that the Change of SD Defect Condition Interrupt has NOT occurred since the last read of this register.
`
1 - Indicates that the Change of SD Defect Condition Interrupt has occurred since the last read of this register.
N
OTE
:
The user can determine whether or not the SD Defect condition is currently being declareds by reading out the
state of BIT 3 (SD Defect Declared) within the Receive STS-1/STS-3 Transport Status Register - Byte 0
(Address Location= 0x0207).
BIT 5 - Detection of REI-L (Line - Remote Error Indicator) Event Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Detection of REI-L Event Interrupt has occurred since the
last read of this register. The Receive STS-1/STS-3 TOH Processor block will generate this interrupt anytime it detects
an REI-L event within the incoming STS-1/STS-3 data-stream.
`
0 - Indicates that the Detection of REI-L Event Interrupt has NOT occurred since the last read of this register.
`
1 - Indicates that the Detection of REI-L Event Interrupt has occurred since the last read of this register.
BIT 4 - Detection of B2 Byte Error Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Detection of B2 Byte Error Interrupt has occurred since
the last read of this register. The Receive STS-1/STS-3 TOH Processor block will generate this interrupt anytime it
detects a B2 byte error within the incoming STS-1/STS-3 data-stream.
`
0 - Indicates that the Detection of B2 Byte Error Interrupt has NOT occurred since the last read of this register.
`
1 - Indicates that the Detection of B2 Byte Error Interrupt has occurred since the last read of this register.
BIT 3 = Detection of B1 Byte Error Interrupt Status
This RESET-upon-READ bit-field indicates whether or not the Detection of B1 Byte Error Interrupt has occurred since
the last read of this register. The Receive STS-1/STS-3 TOH Processor block will generate this interrupt anytime it
T
ABLE
78: R
ECEIVE
STS-1/STS-3 T
RANSPORT
I
NTERRUPT
S
TATUS
R
EGISTER
- B
YTE
0 (A
DDRESS
L
OCATION
=
0
X
020B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
Change of
SF Defect
ConditionIn-
terrupt Sta-
tus
Change of
SD Defect
Condition
Interrupt Sta-
tus
Detection of
REI-L Event
Error Inter-
rupt Status
Detection of
B2 Byte
Error Inter-
rupt Status
Detection of
B1 Byte
Error Inter-
rupt Status
Change of
LOF Defect
Condition
Interrupt Sta-
tus
Change of
SEF Defect
Interrupt Sta-
tus
Change of
LOS Defect
Condition
Interrupt Sta-
tus
RUR
RUR
RUR
RUR
RUR
RUR
RUR
RUR
0
0
0
0
0
0
0
0
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PDF描述
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