參數(shù)資料
型號： XRT86SH328
廠商： Exar Corporation
元件分類： 通信及網(wǎng)絡(luò)
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 111/339頁
文件大小： 1996K
代理商： XRT86SH328
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PRELIMINARY
XRT86SH328
101
REV. P1.0.6
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
specified SF Defect Clearance Monitoring period. If, during this SF Defect Clearance Monitoring period, the Receive
STS-1/STS-3 TOH Processor block accumulates less B2 byte (or BIP-24) errors than that programmed into the Receive
STS-1/STS-3 Transport SF Clear Threshold register, then the Receive STS-1/STS-3 TOH Processor blolck will clear
the SF defect condition.
N
OTES
:
1.
The value that the user writes into these three (3) SF Clear Monitor Window Registers, specifies the
duration of the SF Defect Clearance Monitoring Period, in terms of ms.
2.
This particular register byte contains the MSB (Most significant byte) value of the three registers that
specify the SF Defect Clearance Monitoring period.
BIT [7:0] - SF_CLEAR_MONITOR_INTERVAL - Bits 15 through 8
These READ/WRITE bits, along the contents of the Receive STS-1/STS-3 Transport - SF Clear Monitor Interval - Byte
2 and Byte 0 registers are used to specify the length of the monitoring period (in terms of ms) for SF (Signal Failure)
defect clearance.
When the Receive STS-1/STS-3 TOH Processor block is checking the incoming STS-1 or STS-3 signal in order to
determine if it should clear the SF defect condition, it will accumulate B2 byte (or BIP-24) errors throughout the user-
specified SF Defect Clearance Monitoring period. If, during this SF Defect Clearance Monitoring period, the Receive
STS-1/STS-3 TOH Processor block accumulates less B2 byte (or BIP-24) errors than that programmed into the Receive
STS-1/STS-3 Transport SF Clear Threshold register, then the Receive STS-1/STS-3 TOH Processor block will clear the
SF defect condition.
N
OTE
:
The value that the user writes into these three (3) SF Clear Monitor Window Registers, specifies the duration of
the SF Defect Clearance Monitoring Period, in terms of ms.
BIT [7:0] - SF_CLEAR_MONITOR_INTERVAL - LSB
These READ/WRITE bits, along the contents of the Receive STS-1/STS-3 Transport - SF Clear Monitor Interval - Byte
2 and Byte 1 registers are used to specify the length of the monitoring period (in terms of ms) for SF (Signal Failure)
defect clearance
When the Receive STS-1/STS-3 TOH Processor block is checking the incoming STS-1 or STS-3 signal in order to
determine if it should clear the SF defect condition, it will accumulate B2 byte (or BIP-24) errors throughout the user-
specified SF Defect Clearance Monitoring period. If, during this SF Defect Clearance Monitoring period, the Receive
STS-1/STS-3 TOH Processor block accumulates less B2 byte (or BIP-24) errors than that programmed into the Receive
STS-1/STS-3 Transport SF Clear Threshold register, then the Receive STS-1/STS-3 TOH Processor block will clear the
SF defect condition.
N
OTES
:
1.
The value that the user writes into these three (3) SF Clear Monitor Window Registers, specifies the
duration of the SF Defect Clearance Monitoring Period, in terms of ms.
T
ABLE
124: R
ECEIVE
STS-1/STS-3 T
RANSPORT
- R
ECEIVE
SF C
LEAR
M
ONITOR
I
NTERVAL
- B
YTE
1 (A
DDRESS
L
OCATION
= 0
X
025E)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
SF_CLEAR_MONITOR_WINDOW[15:8]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
1
1
1
1
1
1
1
T
ABLE
125: R
ECEIVE
STS-1/STS-3 T
RANSPORT
- R
ECEIVE
SF C
LEAR
M
ONITOR
I
NTERVAL
- B
YTE
0 (A
DDRESS
L
OCATION
= 0
X
025F)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
SF_CLEAR_MONITOR_WINDOW[7:0]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
1
1
1
1
1
1
1
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PDF描述
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