參數(shù)資料
型號： XRT86SH328
廠商： Exar Corporation
元件分類： 通信及網(wǎng)絡
英文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
中文描述： Ultraframer DS3/E3/DS2/E2/DS1/E1/DS0
文件頁數(shù)： 110/339頁
文件大?。?/td> 1996K
代理商： XRT86SH328
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XRT86SH328
PRELIMINARY
100
28-CHANNEL DS1/E1 FRAMER/LIU WITH DS3 MUX & VT-MAPPER - SONET APPLICATIONS
REV. P1.0.6
These READ/WRITE bits, along the contents of the Receive STS-1/STS-3 Transport - SD Clear Monitor Interval - Byte
2 and Byte 0 registers are used to specify the length of the monitoring period (in terms of ms) for SD (Signal Degrade)
defect clearance.
When the Receive STS-1/STS-3 TOH Processor block is checking the incoming STS-1 or STS-3 signal in order to
determine if it should clear the SD defect condition, it will accumulate B2 byte (or BIP-24) errors throughout the user-
specified SD Defect Clearance Monitoring period. If, during this SD Defecf Clearance Monitoring Period, the Receive
STS-1/STS-3 TOH Processor block accumulates less B2 byte (or BIP-24) errors than that programmed into the Receive
STS-1/STS-3 Transport SD Clear Threshold register, then the Receive STS-1/STS-3 TOH Processor block will clear
the SD defect condition.
N
OTE
:
The value that the user writes into these three (3) SD Clear Monitor Window Registers, specifies the duration of
the SD Defect Clearance Monitoring Period, in terms of ms.
BIT [7:0] - SD_CLEAR_MONITOR_INTERVAL - LSB
These READ/WRITE bits, along the contents of the Receive STS-1/STS-3 Transport - SD Clear Monitor Interval - Byte
2 and Byte 1 registers are used to specify the length of the monitoring period (in terms of ms) for SD (Signal Degrade)
defect clearance
.When the Receive STS-1/STS-3 TOH Processor block is checking the incoming STS-1 or STS-3 signal in order to
determine if it should clear the SD defect condition, it will accumulate B2 byte (or BIP-24) errors throughout the user-
specified SD Defect Clearance Monitoring period. If, during this SD Defect Clearance Monitoring period, the Receive
STS-1/STS-3 TOH Processor block accumulates less B2 byte (or BIP-24) errors than that programmed into the Receive
STS-1/STS-3 Transport SD Clear Threshold register, then the Receive STS-1/STS-3 TOH Processor block will clear
the SD defect condition
N
OTES
:
1.
The value that the user writes into these three (3) SD Clear Monitor Window Registers, specifies the
duration of the SD Defect Clearance Monitoring Period, in terms of ms.
2.
This particular register byte contains the LSB (least significant byte) value of the three registers that
specify the SD Defect Clearance Monitoring period.
BIT [7:0] - SF_CLEAR_MONITOR_INTERVAL - MSB
These READ/WRITE bits, along the contents of the Receive STS-1/STS-3 Transport - SF Clear Monitor Interval - Byte
1 and Byte 0 registers are used to specify the length of the monitoring period (in terms of ms) for SF (Signal Failure)
defect clearance.
When the Receive STS-1/STS-3 TOH Processor block is checking the incoming STS-1 or STS-3 signal in order to
determine if it should clear the SF defect condition, it will accumulate B2 byte (or BIP-24) errors throughout the user-
T
ABLE
122: R
ECEIVE
STS-1/STS-3 T
RANSPORT
- R
ECEIVE
SD C
LEAR
M
ONITOR
I
NTERVAL
- B
YTE
0 (A
DDRESS
L
OCATION
= 0
X
025B)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
SD_CLEAR_
MONITOR_
WIN-
DOW[7:0]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
1
1
1
1
1
1
1
T
ABLE
123: R
ECEIVE
STS-1/STS-3 T
RANSPORT
- R
ECEIVE
SF C
LEAR
M
ONITOR
I
NTERVAL
- B
YTE
2 (A
DDRESS
L
OCATION
= 0
X
025D)
BIT 7
BIT 6
BIT 5
BIT 4
BIT 3
BIT 2
BIT 1
BIT 0
SF_CLEAR_MONITOR_WINDOW[23:16]
R/W
R/W
R/W
R/W
R/W
R/W
R/W
R/W
1
1
1
1
1
1
1
1
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PDF描述
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