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參數(shù)資料
| 型號： | CD1284 |
| 廠商： | Intel Corp. |
| 英文描述： | IEEE 1284-Compatible Parallel Interface Controller with Two High-Speed Asynchronous Serial Ports |
| 中文描述： | 符合IEEE 1284兼容并行接口控制器兩個高速異步串行端口 |
| 文件頁數(shù)： | 163/176頁 |
| 文件大?。?/td> | 2255K |
| 代理商： | CD1284 |
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IEEE 1284-Compatible Parallel Interface Controller
—
CD1284
Datasheet
163
8.3.2
Synchronous Timing
Use the following table as a reference to timing parameters of figures in this section.
Figure 27. Asynchronous DMA Write Cycle Timing
Figure 28. Asynchronous DMA Write Cycle Timing (Two Back-to-Back DMA Writes)
CLK
DMAACK*
DB[15:0]
MAY CHANGE
VALID
t
19
t
21
DMAREQ*
t
24
NOTE:
Figure 27
is still valid, however,
Figure 28
illustrates more robust timing.
DB[15:0]
DMAACK*
CLK
NOTE:
The data is sampled on the third rising edge of CLK following the assertion of DMAACK*. If DMAACK* is held
active for more than three CLK cycles then the next DMA write cycle will simply be delayed, but the data will still be
sampled on the third rising CLK edge following the assertion of DMAACK*. If DMAACK* is active for
<
3 CLKs, the
n the data is still sampled on the third rising CLK edge following the assertion of DMAACK* (provided that
DMAACK* is active long enough for the device to lastch it. Due to this somewhat synchronous behavior, care must
be taken to guarantee that the data is valid at this CLK edge. Do not assume that the data will be sampled on the
deassertion of DMAACK*.
t
32
t
29
VALID
DMAREQ*
t
28
VALID
t
31
t
30
t
30
t
32
t
31
DMAACK* SYNCHRONIZED
HERE
DMAACK* SYNCHRONIZED
HERE
DATA SAMPLED
HERE
DATA SAMPLED
HERE
DMAACK* LATCHED
HERE
SEE NOTE
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